[发明专利]在处理器中控制不同锁相环输出时钟的控制系统和方法

权利要求书

1.一种在处理器中控制不同锁相环输出时钟的控制系统，其特征在于，包括相位模块(6)以及微调模块(7)，其中：

所述相位模块(6)，用于通过周期性检测在处理器中的至少两个时钟模块(11、12)的时钟相位，计算并监控根据检测的时钟相位计算得到的实际相位差和根据最优频率比值计算得到的最优相位差，并输出监控结果到微调模块(7)；

所述微调模块(7)，用于根据相位模块(6)检测相位的监控结果，判断并动态调节纠正其中一时钟模块的锁相环的时钟频率，使得所述至少两个时钟模块(11、12)的频率比值的对应关系得以保证。

2.根据权利要求1所述的在处理器中控制不同锁相环输出时钟的控制系统，其特征在于，还包括配置模块(5)，用于配置在处理器中的至少两个时钟模块(11、12)的频率比值，得到所述至少两个时钟模块(11、12)的最优频率比值。

3.根据权利要求2所述的在处理器中控制不同锁相环输出时钟的控制系统，其特征在于，所述配置模块(5)包括一n位配置寄存器(51)，用于存储所述最优频率比值的值，其中，n为预设整数。

4.根据权利要求1或2所述的在处理器中控制不同锁相环输出时钟的控制系统，其特征在于，所述相位模块(6)包括偏移测量模块(61)和计算相位模块(62)，其中：

所述偏移测量模块(61)用于周期性检测所述至少两个时钟模块(11、12)的相位；

所述计算相位模块(62)，用于监控根据检测的时钟相位计算得到的实际相位差和根据所述最优频率比值计算得到的最优相位差。

5.根据权利要求1或2所述的在处理器中控制不同锁相环输出时钟的控制系统，其特征在于，所述微调模块(7)包括计算频率模块(71)，用于计算其中一时钟模块的时钟频率的调节大小。

6.根据权利要求1或2所述的在处理器中控制不同锁相环输出时钟的控制系统，其特征在于，所述时钟模块(11、12)，记为第一时钟模块(11)、第二时钟模块(12)，其是处理器核内时钟模块、或者是内存时钟模块、或者是外部输入输出时钟模块，其分别产生处理器核内时钟信号、内存时钟信号、外部输入输出时钟信号；

所述第一时钟模块(11)包括第一时钟计数器(31)；

所述第二时钟模块(12)包括第二时钟计数器(32)；

所述第一时钟模块(11)与第二时钟模块(12)产生的时钟信号是由不同锁相环输出的，即其由第一锁相环(21)和第二锁相环(22)输出的；

所述第一时钟模块(11)与第二时钟模块(12)之间通过异步FIFO(41)连接。

7.一种在处理器中控制不同锁相环输出时钟的控制方法，其特征在于，包括如下步骤：

步骤A，相位模块通过周期性检测所述至少两个时钟模块的时钟相位，计算并监控根据检测的时钟相位计算得到的实际相位差和根据最优频率比值计算得到的最优相位差，并输出监控结果到微调模块；

步骤B，微调模块根据相位模块检测相位的监控结果，判断并动态调节纠正其中一时钟模块的时钟频率，使得所述至少两个时钟模块的频率比值的对应关系得以保证。

8.根据权利要求7所述的在处理器中控制不同锁相环输出时钟的控制方法，其特征在于，所述步骤A之前，还包括如下步骤：

步骤A’，配置模块配置至少两个时钟模块的频率比值，得到所述至少两个时钟模块的最优频率比值。

9.根据权利要求8所述的在处理器中控制不同锁相环输出时钟的控制方法，其特征在于，所述步骤A’包括如下步骤：

步骤A110’，配置模块接收外部发送来的配置开关信号，开始配置频率比值r；

步骤A120’，配置模块接收异步FIFO输送进来的FIFO满以及空的配置信号；

步骤A130’，配置模块根据配置信号重新调整频率比值r，并返回步骤A120’重新进行配置，直至得到时钟模块时钟之间的最优频率比值，并将所述最优频率比值存储到一n位配置寄存器，其中，n为预设整数；

步骤A140’，将所述n位配置寄存器存储的所述最优频率比值输出给第一时钟模块、相位模块和微调模块。