[发明专利]在处理器中控制不同锁相环输出时钟的控制系统和方法

说明书

技术领域

本发明涉及一种处理器芯片控制技术领域，特别地，涉及在处理器中通过动态变频来控制不同锁相环(PLL)输出时钟对应关系的一种在处理器中控制不同锁相环输出时钟的控制系统和方法。

背景技术

时钟信号是处理器中最关键的信号之一。一般来说，处理器中会存在很多的不同频率的时钟信号，如处理器核内时钟信号、内存(DDR)时钟信号、外部输入输出(I/O)时钟信号等等。在大多数情况下，这些时钟是由同一个锁相环(Phase-Locked Loop，PLL)分频得到的。然而，随着处理器的高速发展，各种低功耗技术、高速接口的应用，使得在处理器中会存在由不同的锁相环分频出的不同频率的时钟信号，由于这些不同频率的时钟信号来自不同的锁相环，对于它们时钟之间的对应关系进行控制与判断很难。

虽然现有的锁相环技术已经可以产生非常稳定的时钟，但是在真实的处理器中，外部环境，如温度、湿度、压力，对处理器的影响都会使得锁相环输出的时钟不会完全稳定，即，时钟信号不可避免的会有时钟漂移(clock skew)、以及抖动(clock jitter)。在处理器中，完全消除时钟的漂移以及抖动是几乎不可能的，而时钟漂移以及抖动会使得不同时钟域的信号之间的相互关系变得难以确定。

虽然，已有的单个时钟域内的锁相环技术可以将时钟漂移以及抖动控制在一个很小的范围以内。但是，多个时钟域之间独立的抖动使得它们的信号相互关系难以确定，无法精确控制。因此，如何有效的稳定控制不同时钟域之间的信号相互关系，已经成为一个成熟稳定的通用处理器中不可缺少的功能。

而且，对于由同一个锁相环出来的两个时钟，由于只是分频的系数不同，相对而言比较容易控制彼此的对应关系。但是，对于由不同锁相环输出的时钟，两个时钟信号之间没有任何联系，如何去控制这两个时钟信号的对应关系未见相应的解决办法。

发明内容

本发明的目的在于提供一种在处理器中控制不同锁相环输出时钟的控制系统和方法，其使得多个不同时钟域内的锁相环的输出时钟可控，保证锁相环的输出时钟之间的对应关系在可控范围内。

为实现本发明目的而提供的一种在处理器中控制不同锁相环输出时钟的控制系统，包括相位模块以及微调模块，其中：

所述相位模块，用于通过周期性检测在处理器中的至少两个时钟模块的时钟相位，计算并监控根据检测的时钟相位计算得到的实际相位差和根据最优频率比值计算得到的最优相位差，并输出监控结果到微调模块；

所述微调模块，用于根据相位模块检测相位的监控结果，判断并动态调节纠正其中一时钟模块的锁相环的时钟频率，使得所述至少两个时钟模块的频率比值的对应关系得以保证。

较佳地，所述的在处理器中控制不同锁相环输出时钟的控制系统，还包括配置模块，用于配置在处理器中的至少两个时钟模块的频率比值，得到所述至少两个时钟模块的最优频率比值。

较优地，所述时钟模块，记为第一时钟模块、第二时钟模块，其是处理器核内时钟模块、或者是内存时钟模块、或者是外部输入输出时钟模块，其分别产生处理器核内时钟信号、内存时钟信号、外部输入输出时钟信号；

所述第一时钟模块包括第一时钟计数器；

所述第二时钟模块包括第二时钟计数器；

所述第一时钟模块与第二时钟模块产生的时钟信号是由不同锁相环输出的，即其由第一锁相环和第二锁相环输出的；

所述第一时钟模块与第二时钟模块之间通过异步FIFO连接。

为实现本发明目的还提供一种在处理器中控制不同锁相环输出时钟的控制方法，包括如下步骤：

步骤A，相位模块通过周期性检测所述至少两个时钟模块的时钟相位，计算并监控根据检测的时钟相位计算得到的实际相位差和根据最优频率比值计算得到的最优相位差，并输出监控结果到微调模块；

步骤B，微调模块根据相位模块检测相位的监控结果，判断并动态调节纠正其中一时钟模块的时钟频率，使得所述至少两个时钟模块的频率比值的对应关系得以保证。

较优地，所述步骤A之前，还包括如下步骤：

步骤A’，配置模块配置至少两个时钟模块的频率比值，得到所述至少两个时钟模块的最优频率比值。

较优地，所述步骤A’包括如下步骤：

步骤A110’，配置模块接收外部发送来的配置开关信号，开始配置频率比值r；

步骤A120’，配置模块接收异步FIFO输送进来的FIF0满以及空的配置信号；