[发明专利]三维半导体器件

说明书

技术领域

本发明构思的示例实施例涉及半导体器件及其制造方法，更具体地，涉及包括三维地布置的存储单元的三维半导体存储器件及其制造方法。

背景技术

三维集成电路(3D-IC)存储技术可以用于增加存储容量。3D-IC存储技术一般指的是与三维地布置存储单元有关的技术。除了3D-IC存储技术之外，存储容量可以通过(1)图案小型化技术和(2)多层单元(MLC)技术来增加。然而，图案小型化技术的使用会由于高成本而受到限制，而通过MLC技术实现的容量增加会受到每个单元中所增加的位的数目的限制。图案小型化技术和MLC技术可以与3D-IC技术结合，以实现更加增大的存储容量，并且可以预期与3D-IC技术分离地发展。

一种3D-IC技术是穿孔插塞技术(punch-and-plug technique)。穿孔插塞技术包括在基板上依次形成多层的薄层然后形成插塞以穿透该薄层。通过该技术，不用制造成本的急剧增加，可以实现三维存储器件的存储容量。

发明内容

本发明构思的实施例提供配置为减少其中的电流路径的电阻的三维半导体器件。

本发明构思的其它实施例提供制造三维半导体器件的方法，该三维半导体器件配置为减小其中的电流路径的电阻。

根据本发明构思的示例实施例，三维半导体存储器件可以包括：在下结构上的上结构(upper structure)，上结构包括导电图案；半导体图案，穿过上结构连接到下结构；以及绝缘间隔物，在半导体图案与上结构之间，绝缘间隔物的底表面位于等于或高于下结构的最高表面的水平面(level)。

下结构可以包括半导体基板，半导体图案直接连接到半导体基板。

半导体基板可以包括：与半导体图案间隔开的掺杂区，掺杂区具有与半导体图案不同的导电类型；以及直接连接到半导体图案的连接区，该连接区具有与半导体图案相同的导电类型。

下结构可以包括基板以及插置在基板与上结构之间的选择晶体管，选择晶体管包括直接连接到半导体图案的选择半导体图案，绝缘间隔物的底表面位于等于或高于选择半导体图案的最高表面的水平面。

下结构可以包括三维布置的下存储器件以及插置在下存储器件与半导体图案之间的衬垫图案，绝缘间隔物的底表面位于等于或高于衬垫图案的最高表面的水平面。

上结构还可以包括：层间电介质图案，依次堆叠在下结构上并插置在导电图案之间；以及中间层，插置在导电图案与半导体图案之间，绝缘间隔物插置在层间电介质图案与半导体图案之间。

层间电介质图案的最低层可以插置在导电图案的最低层与下结构之间，层间电介质图案的最低层与半导体图案直接接触。

层间电介质图案的最低层可以包括硅氧化物层和高k电介质层中的至少一种。

层间电介质图案的最低层可以包括铝氧化物。

导电图案与下结构之间的距离可以小于层间电介质图案的厚度。

中间层可以从导电图案与半导体图案之间的区域水平地延伸以覆盖导电图案的顶表面和底表面。

中间层可以包括隧道绝缘层、阻挡绝缘层、以及插置在隧道绝缘层与阻挡绝缘层之间的电荷存储层，并且隧道绝缘层和阻挡绝缘层的每一个可以包括具有大于电荷存储层的带隙的绝缘层，阻挡绝缘层具有大于隧道绝缘层的有效介电常数。

绝缘间隔物可以包括多个部分，每个部分局部地插置在半导体图案与层间电介质图案之间，绝缘间隔物的所述部分通过中间层竖直地分离。

绝缘间隔物和中间层可以定义存储层，该存储层包括隧道绝缘层、阻挡绝缘层、以及插置在隧道绝缘层与阻挡绝缘层之间的电荷存储层，并且隧道绝缘层和阻挡绝缘层的每一个包括具有大于电荷存储层的带隙的绝缘层，阻挡绝缘层具有大于隧道绝缘层的有效介电常数。

绝缘间隔物可以包括隧道绝缘层，中间层包括阻挡绝缘层，绝缘间隔物和中间层中的至少一个包括电荷存储层。

半导体图案可以包括穿过绝缘间隔物插入下结构中的半导体芯(core)，该半导体芯的竖直长度比绝缘间隔物的竖直长度长。

上结构还可以包括插置在导电图案的最低层与下结构之间的最低的层间电介质图案，半导体芯具有与最低的层间电介质图案的侧壁直接接触的表面。

半导体图案还可以包括插置在绝缘间隔物与半导体芯之间的半导体间隔物。

半导体芯可以包括延伸部分，该延伸部分覆盖半导体间隔物的下侧壁并具有位于下结构的最高顶表面上的顶表面。

该器件还可以包括插入到半导体芯中的绝缘间隙填充图案，所述绝缘间隙填充图案具有大于上结构的竖直长度。