[发明专利]加速设计规则检查的方法及装置

说明书

技术领域

本发明涉及集成电路设计自动化领域，更具体地说，涉及一种加速集成电路版图设计规则检查的方法及装置。

背景技术

集成电路版图的设计规则检查(DRC，Design Rule Check)是集成电路设计中一个重要的环节，其是在版图设计完成之后，检查设计好的版图是否符合设计规则的步骤，通常地，设计规则例如最小间距规则、最小包含覆盖重叠尺寸规则等等。

随着集成电路制造工艺进入65-45nm工艺节点之后，由于曝光所用的光波长远远大于物理版图设计的理想图形的尺寸和图形之间的间距，光波的干涉和衍射效应使得实际光刻产生的为物理图形和物理版图设计的理想图形之间存在很大的差异，实际图形的形状和间距发生很大的变化，甚至影响电路的性能。

为了确保电路的设计性能和集成电路制造的成品率，需要对设计的物理版图图形作更复杂的设计规则检查，除了最小间距规则、最小包含覆盖重叠尺寸规则等设计规则外，还包括了复杂的基于图形的设计规则检查计算和基于复杂方程的设计规则检查计算等，这样的计算比较耗时间，随着集成电路特征尺寸的缩小，设计规则变得更为复杂，集成电路版图的设计规则检查的需要的时间也会变长，影响了整个集成电路设计周期。

此外，目前的集成电路设计在规模上呈现系统级芯片(SOC)和网络级芯片(NOC)趋势，芯片上器件数达到亿级、十亿级、甚至百亿量级，金属互联线的数量更在器件数量的几倍以上，其对应的物理版图数据达到几十个Gb(10⁹比特)，甚至几百Gb，在如此规模的物理版图上进行设计规则检查是一个很费时间的任务，在物理版图设计-设计规则检查-修正-再检查-再修正这样一个迭代过程中，设计规则检查的速度是影响集成电路设计周期的重要因素之一。

在设计规则日益复杂以及集成电路规模日益庞大的情形下，进行全版图的设计规则检查是非常耗时的，因此，有必要提出一种集成电路设计版图的设计规则检查的方法和系统，以有效提高集成电路设计版图的设计规则检查的效率，缩短集成电路设计的周期。

发明内容

本发明实施例提供一种加速设计规则检查的方法及装置，通过合并设计规则检查任务，减少集成电路版图中设计规则检查的数量，提高设计规则检查的效率。

为实现上述目的，本发明实施例提供了如下技术方案：

一种加速设计规则检查的方法，包括：

将集成电路设计的版图划分为多个子区域；

将几何同构的子区域置于同一个同构列表中；

对每个同构列表中的至少一个子区域进行设计规则检查；

根据同构列表中子区域间的几何关系和已得到的子区域的设计规则检查的结果，计算得到同构列表中其他子区域的设计规则检查的结果。

可选地，所述将集成电路设计的版图划分为多个子区域的步骤包括：

将所述集成电路版图划分为M行×N列个矩形的内区域；

将所述内区域的边框向与其相邻的内区域延伸一部分形成外边框区域，所述内区域与外边框区域构成一个子区域。

可选地，根据同构列表中子区域间的几何关系和已得到的子区域的设计规则检查的结果，计算得到同构列表中其他子区域的设计规则检查的结果的步骤为：根据同构列表中子区域间的几何关系和已得到的子区域中的内区域部分的设计规则检查的结果，计算得到同构列表中其他子区域中的内区域的设计规则检查的结果。

可选地，所述将几何同构的子区域置于同一个同构列表中的步骤包括：根据子区域内的图形的几何数据之间是否存在几何同构关系，判断各个子区域内的图形是否几何同构，将几何同构关系的子区域置于同一个同构列表中，所述几何同构关系包括相同、角度旋转或镜像。

可选地，根据子区域内的图形的几何数据之间是否存在几何同构关系，判断各个子区域内的图形是否几何同构，将几何同构关系的子区域置于同一个同构列表中的步骤包括：

确定各子区域的原点；

确定各子区域内的图形相对于原点的相对坐标；

将各子区域内的相对坐标顺序排列，以形成子区域内图形的几何数据；

判断各子区域间的几何数据是否存在相同、角度旋转、镜像或平移的几何同构关系，若是几何同构关系，将几何同构的子区域置于同一个同构列表中。

可选地，将各子区域内的相对坐标顺序排列，以形成子区域内图形的几何数据的步骤包括：

按照掩膜层号将子区域划分为具有不同掩膜层号的图形子集合；

逐一将各图形子集合内的相对坐标顺序排列，以形成子区域内图形的几何数据。