[发明专利]一种FPGA可编程互连线的延时分析方法

说明书

技术领域

本发明属于超大规模集成电路技术领域，尤其涉及一种FPGA可编程互连线延时分析的方法。

背景技术

自1984年问世以来，FPGA（现场可编程门阵列）已经成为数字电路设计领域中的一种最普遍的模块。FPGA主要由输入/输出模块（I/O Block，IOB）、可编程逻辑模块（Configurable Logic Block，CLB）、可编程互连资源（Programmable Interconnect Resource，PI）以及存储器模块等几大部分所构成，用户可以通过编程的方式将这些模块连接成具有所需功能的数字系统。

其中，可编程互连资源占据了FPGA的多半的面积，互连线上的路径延时直接制约着FPGA的时钟频率，影响着整个FPGA芯片的性能。因此，FPGA可编程互连线的延时数据，是评估整个FPGA性能的一个重要参数。

发明内容

为了解决上述问题，本发明实施例的目的在于提供一种FPGA可编程互连线延时分析的方法。

本发明实施例是这样实现的，一种FPGA可编程互连线延时分析方法， 所述方法包括以下步骤：

提取FPGA可编程互连线中的基本延时单元，并建立每种基本延时单元的等效RC模型；

划分FPGA中所包含的可编程基本互连单元，并分析各可编程基本互连单元所包括的基本延时单元以及各基本延时单元的连接关系；

分析FPGA芯片中各可编程基本互连单元的连接关系；

根据所选取的路径，分析该路径所包括的可编程基本互连单元，根据可编程基本互连单元相互之间的连接关系、各可编程基本互连单元所包括的基本延时单元、各基本延时单元的连接关系以及基本延时单元所对应的RC模型的延时，计算该路径的总延时。

进一步地，所述基本延时单元包括多路选择器、反相器以及连线。

进一步地，FPGA可编程基本互连单元根据它所在的逻辑单元来划分为CLB内部的互连单元、IOB内部的互连单元。

进一步地，其特征在于，所述分析FPGA芯片中各可编程基本互连单元的连接关系的步骤具体为：

描述可编程互连线资源中，各基本互连单元中MUX的基本配置点、输入输出、功能配置信息、坐标信息、相互之间的连接关系。

进一步地，连线的RC模型的建立方法包括：按照基于版图走线层次的互连线种类来划分，每一层定义一种互连线模型；以L0作为线载模型的单位长度，构建单位长度的线载RC模型；软件模型中单位的坐标距离与相应的版图中连线的真实长度这两者之间存在一个固定的折算比例，在计算线载延时的时候，基于此折算比例和软件模型中所需要运算连线的虚拟长度，即可换算出所需要运算连线在物理版图上的真实长度，从而依据相应的线载RC模型，来换算出该段连线相应的RC延时模型结构。

在本发明的实施例中，将整个FPGA芯片的可编程互连线网络构建成了一个RC延时网络，并且在计算出所有路径的延时后，将每条路径的延时保存在该路径终端的节点上，这样在计算路径延时的时候，可以大大提高计算速度，降低了时序分析的复杂度。

附图说明

图1是本发明实施例提供的FPGA可编程互连线延时分析的方法的流程图；

图2是本发明实施例提供的互连线延时路径的示意图； 

图3 是本发明实施例提供的多路选择器电路结构示意图；

图4是本发明实施例提供的 MOS管的RC模型图；

图5是本发明实施例提供的反相器的RC模型图；

图6是本发明实施例提供的导线的RC模型图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

根据FPGA可编程互连线资源的结构，对互连线进行合理有效的切割，同时定义合适的语法格式来描述分割后的FPGA可编程互连线的逻辑连接结构，构建出FPGA可编程互连线的层次式RC网络模型，最后采用自行研发的配套时序分析软件可以计算整个FPGA内部任意一条路径的延时。

图1示出了本发明实施例提供的FPGA可编程互连线延时分析的方法的流程，详述如下：

在步骤S101中，提取FPGA可编程互连线中的基本延时单元，并建立每种基本延时单元的等效RC模型。

在FPGA的互联线资源中，基本延时单元可分为三种：a、开关多路选择器MUX，可通过配置点来控制选通某条路径；b、反相器，可用来改变相位及增大下级驱动；c、连线，连接各个单元器件。