[发明专利]一种动态随机存储器的高速写操作方法

权利要求书

1.一种动态随机存储器的高速写操作方法，其特征在于，采用逻辑工艺的DRAM存储单元，所述逻辑工艺的DRAM存储单元为2T增益单元结构，其包括写入管Qw，读出管Qr。

2.按权利要求1所述的动态随机存储器的高速写操作方法，其特征在于，写入管Qw的有源区电容和读出管Qr的栅电容，构成单元的存储电容。

3.按权利要求1所述的动态随机存储器的高速写操作方法，其特征在于，所述单元的操作方式为，当单元写时，写字线WWL降低至约0.6V，保证PMOS写入管Qw无论写“0”(0V)还是写“1”都能正常开启；当读单元时，读字线RWL被驱动至1.2V，读出管Qr根据单元存储电荷值的不同决定对读出位线RBL是否充电；当单元保持时，写位线WBL/读位线RBL/读字线RWL同时接地，而写字线WWL拉高至Vdd，使得写/读管分别被彻底关闭以减少保持时单元的漏电。

4.按权利要求3所述的动态随机存储器的高速写操作方法，其特征在于，该方法中，还包括：

(1)将写回步骤与灵敏放大器的工作脱离，用额外的驱动电路执行单元写入功能；

(2)同时在写电路输入端，用驱动管而非传输管与列选通管串联以抑制写入噪声，

(3)并采用在灵敏放大之前即启动列选通信号开始写操作的顺序方案，以加快写操作。

5.按权利要求1所述的动态随机存储器的高速写操作方法，其特征在于，该方法的写电路中，多米诺逻辑部分为执行单元写入操作的驱动电路，其求值管组M1-M4分别接收来自灵敏放大器放大的单元读出小信号和外界写入信号，当写驱动使能信号WPCH开启时，多米诺逻辑预充点prenode电平根据求值管组M1-M4导通与否而变化，使得驱动反相器INV输出端WBL电平摆动，完成对单元的写入。

6.按权利要求5所述的动态随机存储器的高速写操作方法，其特征在于，所述写电路输入端为由写列选通管M5-M6和写驱动管M7-M8构成的写串联驱动电路，M7-M8栅接外界写入信号线，源接灵敏放大器的可控电源端VH，M5-M6漏接多米诺逻辑的M1-M2栅端。