[发明专利]一种动态随机存储器的高速写操作方法

说明书

技术领域

本发明涉及存储器技术领域，尤其涉及一种动态随机存储器的高速写操作方法。

背景技术

DRAM写操作遵循读出写回的原则，传统DRAM写操作及其相关电路如图1所示，其存在两项改进之处：如图1(a)当发生写操作时，对于被访问单元及其相邻单元的写回步骤依赖于灵敏放大器(sense amplifier SA)的驱动，这样随着阵列容量的增大位线单元增多，写回操作时灵敏放大器的负载很大，单元的写入时间变长。此外，如图1(b)所示写电路的输入端为由传输管构成的列选通管Mn/Mn-1，这种结构使得来自外界的强信号必须在灵敏放大器开启(单元数据读出)之后才能通过列选通管开启输入灵敏放大器，否则外界写入信号会干扰其相邻列单元的读出写(或写回)操作，如图1(c)所示。因此，传统写电路列选通管的开启需要延时单元的精确控制，这样带来控制电路面积开销且写操作时间较长。如图1(c)，当t1时刻列选通信号WSELn提前于灵敏放大器SAn使能时，外界写入信号对WDIN/WBDIN对位线RBLn/BRBLn写入强信号，此时被访问单元Celln及其同行单元Celln-1都做读出操作，由于阵列和读写电路具有相同间距(pitch)，意味着相邻读写电路在版图上的放置足以引起耦合电容Cp，这样在第n列的外界写入强信号会通过位线间的耦合电容Cp去干扰其相邻列第n-1列或第n+1列单元读出的弱信号，从而造成其相邻列第n-1列或第n+1列单元灵敏放大错误，写回失败。

发明内容

本发明的主要目的是要解决传统的1T1C的动态随机存储器(DRAM)单元因制作电容采用非逻辑工艺的缺点使得DRAM在嵌入式设备中的应用产生了困难等技术问题，提供一种动态随机存储器的高速写操作方法。

具体而言，本发明提供的一种动态随机存储器的高速写操作方法，其特征在于，采用逻辑工艺的DRAM存储单元，所述逻辑工艺的DRAM存储单元为2T增益单元结构，其包括写入管Qw，读出管Qr(如图2所示)。

本发明中，写入管的有源区电容和读出管的栅电容，构成了单元的存储电容。

本发明中，单元的操作方式为，当单元写时，写字线WWL降低至约0.6V，这样保证PMOS写入管Qw无论写“0”(0V)还是写“1”(约1.1V)都能正常开启；当读单元时，读字线RWL被驱动至1.2V，这样读出管Qr根据单元存储电荷值的不同决定对读出位线RBL是否充电；当单元保持时，写位线WBL/读位线RBL/读字线RWL同时接地，而写字线WWL拉高至Vdd，这样使得写/读管分别被彻底关闭以减少保持时单元的漏电。

所述的单元操作电压表如表1所示。

表1单元操作电压表