[发明专利]测试模式设定电路

说明书

技术领域

本发明涉及在半导体装置的测试模式时设定多个模式的测试模式设定电路。

背景技术

对以往的测试模式设定电路进行说明。图9是表示以往的测试模式设定电路的图。这里，除了被输入测试信号TEST的测试端子以外，都是在通常状态下使用的端子。

当将测试信号TEST控制为高电平时，半导体装置从通常模式转移到测试模式。之后，输入信号INPUT 1～INPUT 3分别被输入到锁存器31～33。输入信号INPUT 1～INPUT 3是用于设定测试模式时的多个模式的信号。这里，当复位信号RESET成为高电平时，锁存器31～33被解除复位，锁存器31～33进行锁存动作。也就是说，锁存器31～33分别对输入信号INPUT 1～INPUT 3进行锁存而输出。基于3比特的锁存器31～33的输出信号，解码器34输出7比特的测试模式信号TM 1～TM 7。另外，当锁存器31～33的输出信号都是低电平时，测试模式信号TM 1～TM 7也都被控制为低电平(例如，参照专利文献1)。

如上所述，以往的测试模式设定电路将通常状态下使用的复位端子和输入端子统一起来而使用，从而不需要测试用的端子，因此能够降低制造成本。

【专利文献1】日本特开2003-185706号公报

但是，在以往的测试模式设定电路中，为了设定测试模式，需要测试端子、复位端子以及多个输入端子。对于一些半导体装置而言，有时在通常状态下所需的端子数并没有那么多。例如是具有电源端子、输入端子、输出端子的4端子半导体装置等。对于这样的半导体装置而言，如果利用以往的测试模式设定电路，则端子数不足，因此为了设定测试模式而需要增加端子。

发明内容

本发明正是鉴于上述问题而完成的，提供一种端子数少的测试模式设定电路。

本发明为了解决上述问题而提供一种测试模式设定电路，其控制半导体装置的测试模式，其特征在于，该测试模式设定电路具有：具有第1阈值电压的第1检测器，其输入端子与测试端子连接；具有第2阈值电压的第2检测器，其输入端子与所述测试端子连接；以及逻辑电路，其第1输入端子与所述第1检测器的输出端子连接，第2输入端子与所述第2检测器的输出端子连接，该逻辑电路根据所述第1检测器及第2检测器的输出信号，控制所述半导体装置的测试模式，在所述测试端子的电压从第1电源的电压超过所述第1检测器的第1阈值电压时，所述逻辑电路被解除复位，将所述半导体装置设定为测试模式，在所述半导体装置处于测试模式时，当所述测试端子的电压超过所述第2检测器的第2阈值电压时，所述逻辑电路对所述测试模式的模式设定进行切换控制。

根据本发明的测试模式设定电路，在控制半导体装置的测试模式的测试端子上，设置有低阈值电压的检测器和高阈值电压的检测器，通过低阈值电压的检测器来解除逻辑电路的复位，通过高阈值电压的检测器对测试模式进行切换控制，因此，测试端子、复位端子和测试模式控制端子是共用的，能够大幅减少端子数。

附图说明

图1是表示第1实施方式的测试模式设定电路的电路图。

图2是表示第1实施方式的测试模式设定电路的各节点的电压的时序图。

图3是表示第2实施方式的测试模式设定电路的电路图。

图4是表示第2实施方式的测试模式设定电路的各节点的电压的时序图。

图5是表示第3实施方式的测试模式设定电路的电路图。

图6是表示第3实施方式的测试模式设定电路的各节点的电压的时序图。

图7是表示第4实施方式的测试模式设定电路的电路图。

图8是表示第4实施方式的测试模式设定电路的各节点的电压的时序图。

图9是表示以往的测试模式设定电路的电路图。

符号说明

11、21：高阈值反相器；

12、22：低阈值反相器；

14、24：逻辑电路；

16、26、31、32、33：锁存器；

23：计数器；

34：解码器。

具体实施方式

以下，参照附图来说明本发明的实施方式。

<第1实施方式>

图1是表示第1实施方式的测试模式设定电路的电路图。

第1实施方式的测试模式设定电路具有：高阈值反相器11、低阈值反相器12、逻辑电路14、测试端子以及第1～第3输出端子。