[发明专利]一种混合网络接入系统有效
申请号: | 201110383717.5 | 申请日: | 2011-11-28 |
公开(公告)号: | CN102497302A | 公开(公告)日: | 2012-06-13 |
发明(设计)人: | 张英文;李静;纪奎;张磊;白宗元;窦晓光;李旭;刘朝辉 | 申请(专利权)人: | 曙光信息产业(北京)有限公司 |
主分类号: | H04L12/28 | 分类号: | H04L12/28;H04B10/12 |
代理公司: | 北京安博达知识产权代理有限公司 11271 | 代理人: | 徐国文 |
地址: | 100084 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 混合 网络 接入 系统 | ||
技术领域
本发明涉及一种有线网络接入系统,具体涉及一种混合网络接入系统。
背景技术
异构网络(Heterogeneous Network)是一种类型的网络,由不同制造商生产的计算机、网络设备和系统组成的,大部分情况下运行在不同的协议上支持不同的功能或应用。
现有的混合网络或异构网络接入中,基本都是基于不同网络服务或业务接入的,如多种无线终端的接入、GSM/GPRS、Internet及Zigbee的同时接入、WDM-PON和TDM-PON应用的同时接入;但很少有在物理上实现两种不同速度的以太网混合接入的方式。
所谓混合网络接入,在此特指万兆以太网和千兆以太网的光纤接入。
专利号ZL01132600.X,名称为混合速率光通信网络中的电路的发明中披露了一种复用OC3/OC12至OC48的混合速率网络的接入方法,但此方法仅能用于POS网络中,不适用于以太网络的混合接入。
专利号ZL201010611610.7,名称为一种混合模式高速前端网络接入处理方法的发明中披露了一种将10GE和10GPOS进行混合接入的方法,此方法利用自适应的方法自动识别外部网络的协议模式,用一个晶振分时实现了不同网络的接入,但此方法在实际应用中会占用过多的可重构器件的资源,且具有不能实现两种网络接入同时存在的问题。
发明内容
为克服上述缺陷,本发明提供了一种混合网络接入系统,从物理层控制入手,实现了以太网的混合接入。
为实现上述目的,本发明提供一种混合网络接入系统,所述混合网络为千兆和万兆混合网络,所述接入系统包括:GE/10GE光纤通路、光电转换模块、主机,其改进之处在于,与所述光电转换模块连接的编程控制单元;所述GE/10GE光纤通路和所述光电转换模块连接,所述编程控制单元与所述主机连接。
本发明提供的优选方案中,所述编程控制单元包括:信号切换模块、与所述信号切换模块连接的可编程晶振模块、分别与所述信号切换模块和所述可编程晶振模块连接的FPGA单元;所述FPGA单元通过PCIE总线与所述主机连接。
本发明提供的第二优选方案中,所述GE/10GE光纤通路为多模光纤。
本发明提供的第三优选方案中,所述光电转换模块为多模光电转换器;所述光电转换模块将所述GE/10GE光纤通路传送的光信号转换为高速串行差分电信号,将电信号传输至所述编程控制单元;同时将高速串行差分电信号转换为光信号,将光信号传输至所述GE/10GE光纤通路。
本发明提供的第四优选方案中,所述主机根据外部选择的光模块和内部的数据流量大小的状态,通过PCIE总线向所述FPGA单元发出接入模式切换的命令。
本发明提供的第五优选方案中,所述信号切换模块包括:选择器1、选择器2、选择器3和分别与3个选择器连接的万兆Serdes。
本发明提供的第六优选方案中,所述FPGA单元包括:万兆MAC控制器、千兆MAC控制器和主控模块;所述万兆MAC控制器、所述千兆MAC控制器和所述主控模块都与所述信号切换模块连接;所述主控模块与所述可编程晶振模块连接。
本发明提供的第七优选方案中,所述可编程晶振模块为2个可编程晶振(1,2),2个可编程晶振(1,2)分别位于所述信号切换模块的两侧且都与所述信号切换模块连接。
本发明提供的第八优选方案中,所述多模光纤的芯径为50μm。
本发明提供的第九优选方案中,所述选择器1,接收并对时钟2及万兆Serdes输出时钟进行选择,当时钟2用作千兆MAC控制器的参考时钟时,选择器1根据所述主控模块的控制,选择将时钟2输出给所述FPGA单元;当时钟2用作万兆MAC控制器的参考时钟时,选择器1根据主控模块的控制,选择万兆Serdes输出的时钟给所述FPGA单元。
本发明提供的第十优选方案中,所述选择器2,由所述主控模块控制选择串行差分信号1或串行差分信号2进入万兆Serdes。
本发明提供的较优选方案中,所述选择器3,由所述主控模块控制选择串行差分信号1或串行差分信号2作为千兆信号输出,所述选择器3做的选择与所述选择器2做的选择相反。
本发明提供的第二较优选方案中,所述万兆Serdes,是ASIC芯片,将所述选择器2输入的串行差分信号作为10GE流量的输入,将此流量进行串并转换,输出万兆并行总线至所述FPGA单元;同时所述万兆Serdes利用时钟2作为参考时钟,将时钟2的信号输出给所述FPGA单元。
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