[发明专利]一种图形化绝缘体上Si/CoSi2衬底材料及其制备方法

说明书

技术领域

本发明属于半导体领域，特别是涉及一种图形化绝缘体上Si/CoSi₂衬底材料及其制备方法。 

背景技术

BiCMOS是继CMOS后的新一代高性能VLSI工艺。CMOS以低功耗、高密度成为80年VLSI的主流工艺。随着尺寸的逐步缩小，电路性能不断得到提高，但是当尺寸降到1um以下时，由于载流子速度饱和等原因，它的潜力受到很大的限制。把CMOS和Bipolar集成在同一芯片上，其基本思想是以CMOS器件为主要单元电路，而在要求驱动大电容负载之处加入双极器件或电路，发挥各自的优势，克服缺点，可以使电路达到高速度、低功耗。因此BiCMOS电路既具有CMOS电路高集成度、低功耗的优点，又获得了双极电路高速、强电流驱动能力的优势。 

SOI(Silicon-On-Insulator，绝缘衬底上的硅)技术是在顶层硅和背衬底之间引入了一层埋氧化层。SOI结构可以实现MOS数字电路芯片上电路元件之间的全介质隔离；SOI加上深槽隔离，也可使双极或BiCMOS模拟和混合信号电路芯片上的元件实现全介质隔离。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。 

传统的SOI衬底包括背衬底，绝缘层以及绝缘层上的顶层硅，一般的SOI双极电路、BiCMOS电路的制造需要在传统SOI顶层硅中制作集电区重掺杂埋层，以降低集电极电阻与增加衬底的击穿电压，但是，这样的制作工艺步骤复杂，且占用了部分顶层硅的空间，增加了顶层硅的厚度。而且，传统的SOI BICMOS工艺一般是在传统SOI厚度相同的顶层硅上制作双极电路与CMOS电路，然而，制作双极电路特别是垂直型双极电路需要的SOI顶层硅厚度较大，这会导致SOI CMOS电路在运行过程中难以达到全耗尽，从而大大的降低了SOI CMOS电路的运行速度而影响BICMOS电路运行速度的提高。一般来说，SOI CMOS电路需要SOI顶层硅的厚度小于200nm，而由于需要同时集成双极电路的需要，其厚度需要远远的超过此厚度。 

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种图形化绝缘体上Si/CoSi₂衬底材料及其制备方法，在传统SOI衬底的绝缘层和顶层硅之间插入一层金属硅化物CoSi₂，以代替常规SOI双极晶体管中的集电区重掺杂埋层，从而达到减小双极电路所需顶层硅厚度、简化工艺等目的。 

为实现上述目的及其他相关目的，本发明提供一种图形化绝缘体上Si/CoSi₂衬底材料的制备方法，所述制备方法至少包括以下步骤：1)提供第一Si衬底，在所述第一Si衬底待制备MOS器件的区域的表面形成光刻胶，然后在所述第一Si衬底及光刻胶的表面依次形成Co层与Ti层，接着采用抬离工艺去除所述光刻胶及结合于所述光刻胶上的Co层及Ti层；2)进行第一次退火以使所述第一Si衬底与所述Co层反应生成CoSi层，然后去除所述Ti层及未反应的Co层，接着进行第二次退火以使所述CoSi层转变成CoSi₂层；3)在所述CoSi₂层及第一Si衬底表面形成第一SiO₂层，然后进行H离子注入以在所述第一Si衬底形成剥离界面；4)提供具有第二SiO₂层的第二Si衬底，键合所述第二SiO₂层与所述第一SiO₂层，然后进行第三次退火以使所述第一Si衬底从所述剥离界面剥离，最后对剥离表面抛光以完成制备。 

在本发明的制备方法中，所述步骤1)还包括对所述第一Si衬底进行标准的湿式化学清洗法清洗的步骤。 

优选地，所述步骤1)中，在真空环境中淀积所述Co层与Ti层，其中，淀积的Co层厚度为15～30nm，淀积的Ti层厚度为5～10nm。 

在本发明的制备方法中，所述第一次退火气氛为N₂气氛，退火温度为500～600℃，退火时间为60秒。