[发明专利]具有埋入掺杂层的完全耗尽SOI器件

说明书

技术领域

本发明涉及完全耗尽SOI器件，特别涉及完全耗尽双栅SOI晶体管和DRAM器件。

背景技术

在当今和未来的半导体制造中，例如在互补金属氧化物半导体(CMOS)技术的情况下，绝缘体上半导体(SeOI)，特别是绝缘体上硅(SOI)半导体器件受到越来越多的关注。

MOS晶体管，无论所考虑的是n沟道晶体管还是p沟道晶体管，都包括所谓的pn结，pn结是由高掺杂的漏极区域和源极区域与位于漏极区域和源极区域之间的相反掺杂或弱掺杂的沟道区域的交界形成的。通过栅极电极来控制沟道区域的导电性，即导电沟道的驱动电流能力(drive current capability)，栅极电极形成在沟道区域附近，并且通过薄绝缘层与沟道区域隔开。

近来，在本领域中引入了多栅晶体管，特别是双栅晶体管。与具有单一栅极的晶体管相比，由于相对轻掺杂的沟道区域，双栅晶体管表现出更高的导通电流(on-current)、更低的截止电流(off-current)、更好的亚阈值摆幅和更低的阈值电压变化。双栅晶体管优选地是在具有薄埋入氧化物和高掺杂背板(back plane)(层)的完全耗尽SOI结构中实现的。双栅晶体管是DRAM器件的核心电路和外围电路的一部分。

但是，在本领域中，由于用于形成背板而使用的高剂量注入，具有高掺杂背板的完全耗尽双栅SOI晶体管的制造方法是复杂的，并且可能导致SOI区域内的损坏。通常通过经由SOI层和埋入氧化物层注入来形成掺杂背板。但是，由背板注入引起的有源层中的掺杂剂污染造成阈值电压的更大变化。所选择的掺杂率越高，产生的阈值电压的变化也越高。此外，由于在本领域中，为了形成背栅，需要相对较高的掺杂能量，因此造成深度延伸的掺杂区域。这严重地影响了器件的小型化。

鉴于这一点，本发明潜在的问题是提供一种较不复杂并且能够避免上述问题的用于制造完全耗尽SOI器件的方法以及通过这种方法获得的器件。本发明潜在的特殊问题是提供一种适合于制造完全耗尽SOI器件的绝缘体上半导体(SeOI)晶片以及能够避免上述缺点的这种器件。

发明内容

为了达到上述目的，提供一种用于制造半导体器件的方法，包括：

提供第一衬底；

在所述第一衬底的表面区域中(在所述第一衬底的上部区域中或者所述第一衬底的顶部上)设置(形成)掺杂层；

在所述掺杂层上设置(形成)埋入氧化物层；

在所述埋入氧化物层上设置(形成)半导体层，以获得SeOI晶片；

从所述SeOI晶片的第一区域去除所述埋入氧化物层和所述半导体层，同时在所述SeOI晶片的第二区域中保留所述埋入氧化物层和所述半导体层；

在所述第二区域中形成上部晶体管(例如p沟道或n沟道晶体管)；

在所述第一区域中形成下部晶体管，特别是凹沟道阵列晶体管；

其中

在所述第二区域中形成上部晶体管包括在所述掺杂层中或者由所述掺杂层形成所述晶体管的背栅；以及

在所述第一区域中形成下部晶体管、特别是凹沟道阵列晶体管包括在所述掺杂层中或者由所述掺杂层形成所述晶体管的源极区域和漏极区域。

根据本发明的方法，不需要通过半导体层和/或埋入氧化物层来进行用于形成第一区域中的晶体管的源极/漏极区域的掺杂。特别地，通过掺杂层的厚度，可以精确地确定第一区域中的晶体管的源极/漏极区域的延伸。此外，同一(埋入)掺杂层的部分既可以用于形成第二区域中的一个或多个晶体管的背栅，又可以用于形成第一区域中的晶体管的源极/漏极区域，从而简化整体的制造过程。第一区域可以代表DRAM器件的存储器单元区域，第二区域可以代表DRAM器件的核心区域或外围电路的区域。

该方法可以进一步包括：提供第二衬底；在所述第二衬底上形成所述半导体层；在所述半导体层和/或所述掺杂层上形成所述埋入氧化物层；通过所述埋入氧化物层来键合所述第一衬底和所述第二衬底；以及分离所述第二衬底。因此，可以通过晶片转移技术来获得SeOI晶片。通过氧化物层来帮助晶片转移。通过第二衬底上形成的半导体层上所形成的氧化物层与第一衬底上所形成的氧化物层的组合，其中这种组合是从键合过程得到的，可以形成所得到的SeOI晶片的埋入氧化物层。或者，通过只形成在半导体层上或者只形成在衬底上的氧化物层来帮助键合。例如可以根据技术来执行晶片转移。