[发明专利]基于相变存储单元的非易失性D触发器电路及实现方法

说明书

技术领域

本发明涉及一种集成电路，尤其是涉及一种基于相变存储器单元的非易失性D触发器电路及实现方法。

背景技术

D触发器是一种能存储一位二进制数码的基本电路，它能够自行保持“1”或“0”两个稳定的状态，又称为双稳态电路。在不同的输入信号作用下，其输出可以置成1 态或0 态，并且当输入信号消失后，触发器获得的新状态能保持下来。触发器是数字电路中广泛应用的器件之一，在计数器、智力抢答器、计算机、数码相机、数字式录音机中都能见到它。且在大规模集成电路设计中，D触发器是必不可少的基本元件之一。但通常的D触发器都不能在掉电的状态下保持其状态。

本发明克服了现有技术中D触发器在掉电状态下会丢失信号的缺陷，提出了一种基于相变存储单元的非易失性D触发器电路及其实现方法。本发明基于相变存储单元的非易失性D触发器具有位级存储以及恢复的能力，可以在实现传统D触发器功能的同时，还可以使D触发器在掉电时保存其当前状态，并能在电源恢复后恢复到掉电之前的状态。

发明内容

本发明提出了一种基于相变存储单元的非易失性D触发器电路，包括D触发器单元和相变存储单元；所述D触发器与所述相变存储单元串联连接。

其中，所述D触发器单元包括第一与非门的输出端、第二与非门的输出端、D触发器的输出端、D触发器的反相输出端、与非门、反相器、D触发器输入端、时钟信号输入端；

所述D触发器输入端与所述反相器、第一与非门的输入端连接，所述反相器的另一端与所述第二与非门的输入端连接，时钟信号输入端分别与所述第一与非门的输入端、第二与非门的 输入端连接，所述第一与非门的输出端与第三与非门的输入端连接，所述第二与非门的输出端与第四与非门的输入端连接，所述第三与非门的输出端与所述第四与非门的输入端、D触发器的输出端连接，所述第四与非门的输出端与所述第三与非门的输入端、D触发器的反相输出端连接。

其中，所述相变存储单元包括相变电阻和控制晶体管；

所述第一相变电阻的正极与所述D触发器的输出端连接，负极与所述第一控制晶体管的漏极；所述第一控制晶体管的源极与位线连接，栅极与所述存储和恢复控制信号端连接；

所述第二相变电阻的正极与所述D触发器的反相输出端连接，负极与所述第二控制晶体管的漏极连接；所述第二控制晶体管的源极与所述反位线连接，栅极与所述存储和恢复控制信号端连接。

其中，通过编程电流对所述控制晶体管的栅极的控制来实现对于所述相变存储单元电阻值的编程。

其中，其特征在于，所述D触发器可以是JK触发器，T触发器或RS触发器。

其中，所述相变存储单元的相变材料可以是锗锑碲，硅锑碲或铝锑碲。

本发明还提出一种基于相变存储单元的非易失性D触发器电路的实现方法，包括：步骤A：存储数据和/或步骤B：恢复数据。

其中，当存储数据时：

步骤A1：将所述位线与反位线接地，时钟信号输入端保持低电平状态；

步骤A2：对所述存储和恢复控制信号端进行控制，对所述第一相变电阻和第二相变电阻进行编程，当所述D触发器输出端或D触发器反相输出端的状态为高电平时，与其相连的相变电阻会被编程，另外一个保持不变；

步骤A3：将所述位线与反位线同时接高电平并控制所述存储和恢复控制信号端，当所述D触发器输出端或D触发器反相输出端的状态为低电平时，与其相连的相变电阻会被编程，另外一个保持不变；

步骤A4：将所述存储与恢复控制信号端设为低电平完成存储过程。

其中，当恢复数据时：

步骤B1：时钟信号输入端保持低电平状态；

步骤B2：对所述位线与反位线进行预充电，将所述存储和恢复控制信号端设为高电平；

步骤B3：所述第一相变电阻和第二相变电阻的电阻状态对所述D触发器的输出端和D触发器反相输出端进行初始化，恢复掉电前的状态；

步骤B4：将所述存储与恢复控制信号端设为低电平完成恢复过程。

本发明基于相变存储单元的非易失性D触发器具有位级存储以及恢复的能力，可以在实现传统D触发器保存数据的同时，也可以使D触发器在掉电之后能恢复到掉电之前的状态。

附图说明

图1为本发明的基于相变存储单元的非易失性D触发器电路的逻辑电路图。

图2为D触发器的工作波形图。

图3为本发明基于相变存储单元的非易失性D触发器电路中与非门锁存器晶体管级电路图。