[发明专利]用于平行总线的解偏移装置与方法

权利要求书

1.一种解偏移装置，其特征在于，包括：

一输入单元，耦接一平行总线，其中所述平行总线传输多个总线信号，上述多个总线信号包括一数据撷取信号和至少一数据信号；在一解偏移模式时，所述输入单元自所述平行总线接收每一上述总线信号，并且对每一上述总线信号设定对应的一修正时间，使所述总线信号经过所述修正时间的延迟后与一内部时脉信号同步；在一正常模式时，所述输入单元自所述平行总线接收每一上述总线信号，以对应的所述修正时间延迟每一上述总线信号；以及

一输出单元，耦接所述输入单元和所述平行总线，其中在所述正常模式时，所述输出单元以对应的所述修正时间延迟每一上述总线信号，然后输出每一上述总线信号至所述平行总线。

2.如权利要求1所述的解偏移装置，其特征在于，在所述解偏移模式时，每一上述总线信号和所述内部时脉信号皆包括多个脉冲，每一上述脉冲皆为一预设逻辑值，每一上述总线信号和所述内部时脉信号的脉冲频率皆相同，所述输入单元对每一上述总线信号设定对应的所述修正时间，使所述总线信号经过所述修正时间的延迟后，所述总线信号的脉冲与所述内部时脉信号的脉冲同步。

3.如权利要求2所述的解偏移装置，其特征在于，所述输入单元包括：

多个输入延迟器，耦接所述平行总线，每一上述输入延迟器对应上述多个总线信号其中之一和多个延迟时间其中之一，以对应的所述延迟时间延迟对应的所述总线信号，然后输出对应的所述总线信号；

多个数据正反器，每一上述数据正反器对应上述多个输入延迟器其中之一，耦接对应的所述输入延迟器，在所述内部时脉信号的每一脉冲开始时撷取并储存对应的所述输入延迟器所输出的所述总线信号；以及

一控制器，耦接上述多个输入延迟器和上述多个数据正反器，对于每一上述总线信号，根据对应的所述数据正反器的输出值调整对应的所述输入延迟器的所述延迟时间，以使所述总线信号的脉冲与所述内部时脉信号的脉冲同步，并将所述总线信号所对应的所述修正时间设定为此时的所述总线信号所对应的所述输入延迟器的所述延迟时间。

4.如权利要求3所述的解偏移装置，其特征在于，所述控制器设定每一上述输入延迟器的所述延迟时间，使所述内部时脉信号的时序领先每一上述输入延迟器所输出的所述总线信号；对于每一上述总线信号，当对应的所述数据正反器的输出值不等于所述预设逻辑值时，所述控制器递减对应的所述输入延迟器的所述延迟时间；当对应的所述数据正反器的输出值等于所述预设逻辑值时，所述控制器将所述总线信号所对应的所述修正时间设定为所述总线信号所对应的所述输入延迟器的所述延迟时间。

5.如权利要求3所述的解偏移装置，其特征在于，每一上述输入延迟器经由一输入缓冲器自所述平行总线接收对应的所述总线信号。

6.如权利要求1所述的解偏移装置，其特征在于，所述输出单元包括：

多个输出延迟器，耦接所述平行总线，每一上述输出延迟器对应上述多个总线信号其中之一，在所述正常模式时以对应的所述修正时间延迟对应的所述总线信号，然后输出对应的所述总线信号至所述平行总线。

7.如权利要求6所述的解偏移装置，其特征在于，每一上述输出延迟器经由一输出缓冲器输出对应的所述总线信号至所述平行总线。

8.一种解偏移方法，其特征在于，包括：

在一解偏移模式时，自一平行总线接收多个总线信号，其中上述多个总线信号包括一数据撷取信号和至少一数据信号；

在所述解偏移模式时，对每一上述总线信号设定对应的一修正时间，使所述总线信号经过所述修正时间的延迟后与一内部时脉信号同步；

在一正常模式接收数据时，自所述平行总线接收每一上述总线信号，以对应的所述修正时间延迟每一上述总线信号；以及

在所述正常模式发送数据时，以对应的所述修正时间延迟每一上述总线信号，然后输出每一上述总线信号至所述平行总线。

9.如权利要求8所述的解偏移方法，其特征在于，在所述解偏移模式时，每一上述总线信号和所述内部时脉信号皆包括多个脉冲，每一上述脉冲皆为一预设逻辑值，每一上述总线信号和所述内部时脉信号的脉冲频率皆相同，而且对每一上述总线信号设定对应的所述修正时间的步骤包括：

对每一上述总线信号设定对应的所述修正时间，使所述总线信号经过所述修正时间的延迟后，所述总线信号的脉冲与所述内部时脉信号的脉冲同步。