[发明专利]用于平行总线的解偏移装置与方法

说明书

技术领域

本发明涉及一种解偏移(de-skew)装置与方法，且特别是有关于一种用于平行总线(parallel bus)的解偏移装置与方法。

背景技术

造成时脉偏移(clock skew)的情形有许多原因，较为显著的原因一般有：印刷电路板(PCB：printed circuit board)走线误差造成的接收端与驱动端的时脉(clock)信号之间的偏移；或是时脉驱动器的多个输出信号之间的偏移。

平行总线在计算机系统之中很常见，理论上平行总线的每一条线路应该要有相同长度，在总线上平行传输的多个信号才能同时到达目的地。但由于印刷电路板的布局和走线等实际问题，平行总线的线路很难保持等长，例如在总线转弯之处，弯角外面的线路必然比里面的线路还长。这种平行总线的线路长度不均的现象称为走线误差，可能造成时脉信号的偏移问题。

如图1所示，图1是现有的一种平行总线120的传输信号示意图。平行总线120在主机(host)110和动态随机存取存储器(dynamic random access memory，以下简称DRAM)130之间传输数据信号DQ0、DQ1和数据撷取信号(data strobe signal)DQS。其中主机110根据延迟四分之一周期的数据撷取信号DQS撷取数据信号DQ0和DQ1的数值，DRAM 130则直接根据数据撷取信号DQS撷取数据信号DQ0和DQ1的数值。主机110包括多个输出缓冲器(output buffer)112和多个输入缓冲器(input buffer)114，DRAM 130包括多个输入缓冲器132和多个输出缓冲器134。

如图1所示，当主机110送出数据信号DQ0、DQ1和数据撷取信号DQS时，这三个信号的时序是完全整齐的，没有领先或落后的现象，如信号时序115所示。但是当这三个信号到达DRAM 130，由于这三个信号经过的线路长度不同，就发生了时序不整齐的偏移现象，如信号时序135所示。主机110自DRAM 130接收数据时也是如此。当DRAM 130送出数据信号DQ0、DQ1和数据撷取信号DQS时，这三个信号的时序是完全整齐的，如信号时序137所示。但是当这三个信号到达主机110，由于平行总线120的线路长度不均，就发生了时序不整齐的偏移现象，如信号时序117所示。这样会减少信号的时序余裕(timing margin)，造成系统不稳定，而且指令与地址线上的传播延迟引起系统中的时序偏移，从而限制总线的运作频率并最终影响高速存储器系统的效能。

发明内容

本发明提供一种解偏移装置和方法，以解决上述的信号偏移问题。

本发明提出一种解偏移装置，包括一输入单元和一输出单元。输入单元耦接一平行总线，此平行总线传输多个总线信号。上述多个总线信号包括一个数据撷取信号和至少一个数据信号。在解偏移模式时，输入单元自平行总线接收每一上述总线信号，并且对每一上述总线信号设定对应的修正时间，使总线信号经过修正时间的延迟后与内部时脉信号同步。在正常模式时，输入单元自平行总线接收每一上述总线信号，以对应的修正时间延迟每一上述总线信号。输出单元耦接输入单元和平行总线，其中在正常模式时，输出单元以对应的修正时间延迟每一上述总线信号，然后输出每一上述总线信号至平行总线。

本发明另提出一种解偏移方法，对应上述的解偏移装置，此方法包括下列步骤。在解偏移模式时，自平行总线接收上述的多个总线信号，对每一上述总线信号设定对应的修正时间，使总线信号经过修正时间的延迟后与内部时脉信号同步。在正常模式接收数据时，自平行总线接收每一上述总线信号，然后以对应的修正时间延迟每一上述总线信号。在正常模式发送数据时，以对应的修正时间延迟每一上述总线信号，然后输出每一上述总线信号至平行总线。

基于上述，本发明不只能消除数据信号和数据撷取信号的偏移问题，也能使数据撷取信号和内部时脉信号的时间差合乎标准规范，进而维护系统的稳定。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1是现有的一种平行总线的传输信号示意图。

图2是依照本发明一实施例的一种解偏移装置的示意图。

图3是依照本发明一实施例的一种解偏移方法的流程图。

图4是依照本发明一实施例的一种输入单元的示意图。

图5A至图5D是依照本发明一实施例的解偏移模式时的操作示意图。

图6是依照本发明一实施例的正常模式时的操作示意图。