[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术，特别涉及半导体器件及其制造方法。

背景技术

随着半导体技术的不断发展，MOSFET特征尺寸不断缩小，载流子迁移率降低的问题引起了业内的极大关注，并且已有若干种增强载流子迁移率的方案被提出。

其中一些方案通过在MOSFET的沟道区中施加应力来实现增强载流子迁移率的目的。

如果对MOS器件的沟道区施加应力，使其产生应变，则可以影响其载流子迁移率。具体说来，NMOS器件是电子导电的，因此晶格间距越大，晶格散射的作用就越小，电子迁移率就越大，驱动电流就越大，因此希望对沟道施加拉伸应力使得晶格变大；而PMOS器件则正好相反，晶格越小，空穴迁移率越大，所以希望对沟道施加压缩应力。

一种对沟道区施加应力的方法是覆盖薄膜应力技术。

在源区、漏区和栅极上形成了硅化物以后沉积应力膜，可以将应力传递到沟道区，从而对器件的性能产生显著影响。作为应力膜的示例，已知采用热化学气相沉积方法沉积的Si₃N₄薄膜具有拉伸应力，而采用等离子体化学气相沉积方法沉积的Si₃N₄薄膜具有压缩应力。

为了同时改善NMOS器件和PMOS器件的性能，可以分别在NMOS器件上沉积拉伸应力膜，在PMOS器件上沉积压缩应力膜。例如，可以先沉积拉伸应力膜，然后蚀刻去除覆盖PMOS器件的拉伸应力膜，再沉积压缩应力膜，去除NMOS器件上的压缩应力膜。

为了更好地将应力传递到沟道区，提出了应力近邻技术(Stress Proximity Technique，SPT)。即在沉积应力膜之前，先将栅极两侧的侧壁间隔件的厚度降低，以减小应力膜与沟道区之间的距离，使得应力膜中的应力能够更有效地传递到沟道区中，从而取得更好的效果。

下面参考图1A至图1E描述应力近邻技术的一种实现方案。

首先，如图1A所示，在以栅极为掩模对衬底110执行轻掺杂区(LDD)注入之后，依次沉积氧化硅层130和氮化硅层140。

接下来，如图1B所示，对氧化硅层130和氮化硅层140进行蚀刻，以在栅极侧壁形成侧壁间隔件135和145。执行源漏注入，在栅极相反两侧分别形成源区、漏区，并执行退火处理。

接下来，如图1C所示，在源区、漏区和栅极上沉积金属，例如镍(Ni)或铂(Pt)，执行硅化工艺，形成硅化物160。

接下来，如图1D所示，执行应力近邻技术蚀刻去除侧壁间隔件145。

接下来，如图1E所示，沉积应力膜170。

在采用侧壁间隔件135和145限定了源漏区之后，由于去除了侧壁间隔件145，使得应力膜170更加邻近沟道区，从而能够更有效地将应力膜中的应力传递到沟道区中。

然而，在如图1D所示去除侧壁间隔件145时，之前形成的硅化物160也会有所减少。为执行这种应力近邻技术导致了硅化物的损失。

因此，需要一种新的实现应力近邻技术的方法能够避免硅化物的损失。

发明内容

本发明的目的是提供一种制造半导体器件的方法，该方法能够在实现应力近邻技术的同时避免了硅化物损失的问题。

根据本发明的一个方面，提供了一种制造半导体器件的方法，该方法包括：在栅极相反两侧的源区和漏区的上部形成硅化物，其中栅极形成于衬底上并在其相反两侧的侧壁上都具有第一侧壁间隔件和第二侧壁间隔件，第一侧壁间隔件具有水平部分和垂直部分，水平部分位于第二侧壁间隔件和衬底之间，垂直部分位于第二侧壁间隔件和侧壁之间；在硅化物上选择性地沉积保护层。

优选地，该保护层为导电材料。

优选地，该导电材料为钴钨磷化物(CoWP)或钴钼磷化物(CoMoP)。

优选地，该保护层的厚度为20埃至100埃。

优选地，还包括：蚀刻去除第二侧壁间隔件，其中保护层保护硅化物不被蚀刻去除。

优选地，蚀刻去除第二侧壁间隔件的步骤是通过湿法或干法蚀刻工艺执行。

优选地，在蚀刻去除第二侧壁间隔件之后，还包括：沉积应力膜，以覆盖该保护层以及第一侧壁间隔件。

优选地，所述栅极邻近沟道区，栅极邻近的沟道区是n型沟道区，应力膜是具有拉伸应力的膜；或者栅极邻近的沟道区是p型沟道区，应力膜是具有压缩应力的膜。