[发明专利]半导体存储器及其制造方法

说明书

技术领域

本发明涉及半导体及制造技术，更具体地说，涉及一种半导体存储器及其制造方法。

背景技术

随着可携式个人设备的流行，对存储器的需求进一步的增加，对存储器技术的研究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐主要集中在非挥发性存储器。NOR型闪存是一种常用的非挥发性存储器，其具有高速的特点，通常用于手机和通讯芯片中，作为代码的存储。

通常的NOR型闪存多为多晶硅浮栅的结构，如图1和图2所示，图1为常规的NOR型浮栅闪存的存储阵列的版图示意图，图2为存储单元BB’方向的示意图，NOR型浮栅闪存的存储阵列由多个存储单元100组成存储阵列，在字线(WL，word line)方向为栅堆叠102，栅堆叠102两侧为源漏区104，栅堆叠102包括多晶硅的浮栅(floating gate)102-1、多晶硅间介质层(IPD，Inter-Poly Delectric)102-2和多晶硅的控制栅(contorl gate)102-3，在一条WL上，存储单元100的栅极连在一起，存储单元沟道之间通过隔离106分隔开。对于NOR型浮栅闪存以多晶硅的浮栅为存储节点，即沟道热电子注入的原理进行存储，在栅长(AA’方向)不断减小时，会存在严重的短沟道效应，因此，在NOR型浮栅闪存存储单元面积的减小，主要通过减小存储单元100的栅宽(BB’方向)来实现。

然而，栅宽的减小意味着沟道宽度的减小，而沟道的电流是同沟道宽度成正比的，为了减小存储单元的面积而减小栅宽，会使得沟道电流也减小，从而造成器件驱动能力的下降，影响器件的读写性能，对于现有的结构，很难同时实现NOR型浮栅闪存存储单元面积的减小和沟道电流的增大，而且对于多晶硅的浮栅结构，由于其厚度较大，也难以进一步按比例缩小尺寸。

发明内容

本发明实施例提供一种半导体存储器，能够提高大的沟道电流。

为实现上述目的，本发明实施例提供了如下技术方案：

一种半导体存储器，为NOR型闪存存储阵列中的存储单元，包括：

衬底；

衬底上的立体沟道；

覆盖立体沟道表面的电荷俘获式存储叠层，所述电荷俘获式存储叠层包括隧穿层、电荷存储层、阻挡层，以及覆盖电荷俘获式存储叠层的栅电极。

可选地，所述立体沟道为鳍型、Ω型或纳米线型。

可选地，所述隧穿层为SiO₂、SiON、高k介质材料或他们的组合。

可选地，所述电荷存储层为薄浮栅存储材料或电荷俘获存储材料。

可选地，所述阻挡层为SiO₂、Si₃N₄、Al₂O₃、高k介质材料或他们的组合。

根据本发明的另一方面，还提出了一种半导体存储器的制造方法，所述器件为NOR型闪存存储阵列中的存储单元，包括：

提供衬底；

在所述衬底上形成立体沟道；

覆盖立体沟道表面以形成电荷俘获式存储叠层以及其上的栅电极，所述电荷俘获式存储叠层包括隧穿层、电荷存储层和阻挡层。

可选地，所述立体沟道为鳍型、Ω型或纳米线型。

可选地，形成所述鳍型的立体沟道的步骤为：

刻蚀所述衬底并进行填充，在衬底中形成隔离区；

对所述隔离区进行回刻，暴露出所述隔离区之间的衬底的侧壁，以形成鳍型的立体沟道。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例的半导体存储器，为NOR型闪存存储阵列中的存储单元，其存储单元中采用立体沟道，在存储单元的面积进一步减小时，立体沟道仍可以提供大的沟道电流，而且通过采用电荷俘获式存储叠层结构解决浮栅结构难以进一步缩小尺寸的问题。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为常规的NOR型闪存存储阵列版图的示意图；

图2为图1中具有浮栅结构的存储单元的BB’向截面示意图；

图3为本发明实施例的存储器的结构示意图；

图4-8为根据本发明实施例的存储器的制造过程示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。