[发明专利]半导体集成电路装置

说明书

技术领域

本发明涉及一种适用于半导体集成电路装置(或半导体装置)中的阈值电压调整技术的有效技术。

背景技术

在日本特开2009-135140号公报(专利文献1)或与其对应的美国专利公开2009-134468号公报(专利文献2)中公开了一种技术，其在具有SOI(Silicon On Insulator：绝缘体上硅)区域及体区域(bulk area)的混合结构的CMOS(Complementary Metal Oxide Semiconductor：互补型金属氧化物半导体)或CMIS(Complementary Metal Insulator Semiconductor：互补型金属绝缘体半导体)半导体集成电路中，将栅极电极材料作为具有与中间能阶(Midgap)相对应的功函数的一种，在SOI部的MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)的背栅极(back gate)区域设置用于调整阈值电压的杂质区域。

专利文献1  日本特开2009-135140号公报

专利文献2  美国专利公开2009-134468号公报

发明内容

在混载有I/O用体部和核心逻辑用SOI部的体(bulk)与SOI混合型CMIS元件中，为了实现阈值电压控制的最佳化，必须使用多种栅极堆栈(gate stack)，因而存在工艺及结构变得复杂的问题。

而且，在只具有SOI部的单一型CMIS元件中，也存在N沟道MISFET和P沟道MISFET的栅极堆栈结构变复杂的问题。

本发明即是为了解决上述问题而进行的。

本发明的目的在于提供一种可靠性高的半导体集成电路装置的制造工艺。

本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。

下面简要说明关于本发明所公开的发明中具有代表性的实施方式的概要。

即，本专利申请书的一个发明是在具有High-k栅极绝缘膜及金属栅极电极的SOI型半导体CMISFET集成电路装置中，通过向任一背栅极半导体区域导入杂质，从而调整对应部分的MISFET的阈值电压。

下面简要说明关于本专利申请书所公开的发明中根据具有代表性的实施方式所获得的效果。

即，在具有High-k栅极绝缘膜及金属栅极电极的SOI型半导体CMISFET集成电路装置中，通过向任一背栅极半导体区域导入杂质，能够调整对应部分的MISFET的阈值电压，因此能够实现栅极堆栈结构的简化

附图说明

图1所示的是本发明的各实施方式中半导体集成电路装置共用的元件芯片等的布局的一例的晶片及其芯片区域的俯视图。

图2所示的是本发明的各实施方式中半导体集成电路装置共用的SOI区域的CMIS芯片结构1(基板与背栅极阱共用电位结构)中的SOI区域的剖面结构一例的剖面结构示意图。

图3所示的是本发明的各实施方式中半导体集成电路装置共用的CMIS芯片结构1(基板与背栅极阱共用电位结构)中的体区域的剖面结构一例的剖面结构示意图。

图4所示的是本发明的各实施方式中半导体集成电路装置共用的SOI区域的CMIS芯片结构2(P型MISFET背栅极杂质掺杂半导体区域为N型阱时的基板与两沟道侧背栅极阱独立电位结构)中的SOI区域的剖面结构一例的剖面结构示意图。

图5所示的是本发明的各实施方式中半导体集成电路装置共用的CMIS芯片结构2(基板与N沟道侧背栅极阱独立电位结构)中的体区域的剖面结构一例的剖面结构示意图。

图6所示的是本发明的实施方式1中半导体集成电路装置中的栅极堆栈结构1(SOI共用栅极)的栅极堆栈及基板的剖面示意图。

图7是用于说明本发明的实施方式1中半导体集成电路装置制造工艺的主要部分等的晶片部分剖面图(SOI区域背栅极阱导入工序)。

图8是用于说明本发明的实施方式1中半导体集成电路装置制造工艺的主要部分等的晶片部分剖面图(体区域N阱导入工序)。

图9是用于说明本发明的实施方式1中半导体集成电路装置制造工艺的主要部分等的晶片部分剖面图(体区域P阱导入工序)。

图10是用于说明本发明的实施方式1中半导体集成电路装置制造工艺的主要部分等的晶片部分剖面图(体区域SOI层及BOX氧化膜除去工序)