[发明专利]形成半导体器件的图案的方法

说明书

相关申请的交叉引用

本申请要求2010年12月15日提交的申请号为10-2010-0128298的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例总体而言涉及一种形成半导体器件的图案的方法，更具体而言涉及一种利用不同宽度的图案形成半导体器件的方法。

背景技术

形成在诸如快闪存储器件的半导体器件中的图案可以具有不同的尺寸。在快闪存储器件的情况下，可以在快闪存储器件的存储器单元阵列区中形成多个存储器单元串。每个存储器单元串包括源极选择晶体管、漏极选择晶体管和串联耦接在源极选择晶体管与漏极选择晶体管之间的多个存储器单元。这里，源极选择晶体管的栅极与源极选择线耦接，漏极选择晶体管的栅极与漏极选择线耦接，且每个存储器单元的栅极与各自的字线耦接。源极选择线、漏极选择线和字线中的每个都与焊盘耦接。除了焊盘之外还形成用于传输信号的导线，且在导线与焊盘之间形成接触结构以便使导线与焊盘电连接。这里，为了接触结构与焊盘之间的对准余量，要将焊盘形成为具有比源极选择线、漏极选择线和字线更大的宽度。

字线可以具有比源极选择线和漏极选择线小的线宽。具体地，为了更高的集成度，字线可以具有比曝光分辨极限窄的细线宽。为了将具有不同的线宽的字线、源极选择线、漏极选择线以及焊盘同时图案化，在图案化期间用作刻蚀掩模的硬掩模图案必须具有不同的线宽。具体地，如果一些图案如字线的线宽必须具有比曝光分辨极限窄的宽度，则硬掩模图案的线宽必须比曝光分辨极限窄。

图1A至图1L是说明一种已知的形成半导体器件的图案的方法的截面图，此方法用于形成第一图案和第二图案，所述第一图案每个都比曝光分辨极限细，所述第二图案每个都具有比第一图案大的线宽。

参见图1A，在包括第一区域A和第二区域B或C的供图案用的材料层11之上形成第一硬掩模层13、辅助清除层15以及第二硬掩模层17。在第二硬掩模17上形成分区图案19。

材料层11可以由形成字线、源极选择线、漏极选择线和驱动栅极的材料形成。材料层11的第一区域A可以是要形成字线的区域，所述字线每个都具有比曝光分辨极限细的宽度。第二区域可以包括要形成源极选择线或漏极选择线的选择线区域B，所述源极选择线或漏极选择线具有比字线大的宽度。此外，还可以将第二区域定义为要形成焊盘的焊盘区域C，所述焊盘每个都具有比字线或源极和漏极选择线大的宽度。

在随后刻蚀材料层11时，第一硬掩模层13用作刻蚀掩模。辅助清除层15形成在第一硬掩模层13与第二硬掩模层17之间，以便清除在刻蚀第二辅助层时所产生的聚合物。

可以通过利用光刻工艺来将旋涂碳(spin on carbon，SOC)层图案化来形成分区图案19。形成在第二区域B或C中的分区图案19是虚设图案。因为如果仅在第一区域A中形成分区图案19，则会发生漫散射和碟形现象(dishing phenomenon)。因此，也在第二区域B或C中形成分区图案19，以便减少在光刻工艺期间产生的漫反射和因刻蚀速率的不同而出现的碟形现象。

参见图1B，在包括分区图案19的表面的整个结构上形成第一辅助层21。这里，第一辅助层21形成在第二硬掩模层17和分区图案19暴露出的表面上。

接着，通过用第一刻蚀工艺(如回蚀工艺)刻蚀第一辅助层21来在每个分区图案19的侧壁上形成间隔件21a，使得第二硬掩模层17和分区图案19暴露出来。每个间隔件21a的宽度可以比曝光分辨极限窄，因为每个间隔件21a的宽度是由形成在分区图案19的侧壁上的第一辅助层21的厚度来决定的。

接着，去除分区图案19。因此，如图1D所示，第二硬掩模层17中的不与间隔件21a重叠的部分被暴露出来。

参见图1E，形成在第二区域B或C中的间隔件21a被暴露出来，而在第二硬掩模层17上形成覆盖第一区域A中所形成的间隔件21a的第一光致抗蚀剂图案23。

参见图1F，去除第二区域B或C中的间隔件21a。接着，去除第一光致抗蚀剂图案23以暴露出第一区域A中的间隔件21a，如图1G所示。

参见图1H，在包括间隔件21a的整个结构上形成第二辅助层31。根据形成第二辅助层31的材料还可以在第二辅助层31上形成第三辅助层33。例如，如果第二辅助层31是由可以在用于去除光致抗蚀剂物质的剥离工艺中去除的SOC层形成，则第三辅助层33可以由SiON形成以便保护第二辅助层31免受后续用于去除光致抗蚀剂物质的工艺的影响。接着，在第二辅助层31或第三辅助层33上或在这两者之上形成第二光致抗蚀剂图案35。