[发明专利]像素阵列基底结构、其制造方法、显示设备和电子装置

说明书

技术领域

本公开涉及像素阵列基底结构、制造像素阵列基底结构的方法、显示设备和电子装置。

背景技术

在显示设备中，在基底上形成如薄膜晶体管的电路组件，并且存在配线或接触部分，使得基底表面不平坦。形成覆盖包括晶体管等的电路单元的平面化膜(planarizing film)以便移除不平坦。此外，已经提出形成两层的平面化膜以便进一步使基底表面平面化的技术(例如，见日本未审专利申请公开No.2001-284342)。

在日本未审专利申请公开No.2001-284342的现有技术中，尽管形成两层平面化膜，但是当从上面观看时，在处于上下两层的平面化膜中形成的接触部分处于第一层和第二层中的相同位置。因此，第二层平面化膜的接触部分的安排位置受电路单元的电路图案的限制，在该电路单元中连接第一层平面化膜的接触部分，使得难以自由布置第二层平面化膜的接触部分。

此外，因为第二层平面化膜的接触部分电连接到在第二层平面化膜上形成的像素电极，所以它们影响图像等级，也就是说，它们变为确定显示器的显示等级的因素。如上所述，在现有技术中难以自由布置第二次平面化膜的接触部分，其影响图像等级。

希望提供一种像素阵列基底结构、制造该像素阵列基底结构的方法、具有该像素阵列基底结构的显示设备、以及包括该显示设备的电子装置，该像素阵列基底结构在影响图像等级的第二层平面化膜的接触部分的布置中具有改进的自由度。

发明内容

根据本公开实施例的一种像素阵列基底结构，包括：顺序堆叠在基底上的第一和第二平面化膜，在基底上形成电路单元；以及在第一和第二平面化膜之间形成的中继配线，其中中继配线将第一接触部分电连接到第二接触部分，第一接触部分形成在第一平面化膜上并且连接到电路单元，第二接触部分形成在第二平面化膜上、当从上面观看时不同于第一接触部分的位置。

在具有该配置的像素阵列基底结构中，为了在形成电路单元的基底上的平面化的目的形成的平面化膜具有通过顺序堆叠第一和第二平面化膜实现的两层结构，使得与具有单层结构的平面化膜相比，可能更可靠地移除由于电路的配线的不平坦导致的表面粗糙。此外，因为中继配线布置在第一接触部分和第二接触部分之间，所以即使连接第一接触部分的电路单元的电路密度增加，第二接触部分的布置位置也不受电路图案限制。换句话说，可能实现在第二平面化膜上形成的、影响图像等级的第二接触部分的自由布置。

根据本公开的实施例，因为可能更可靠地移除由于电路的配线的不平坦导致的表面粗糙，并且可能改进第二层(第二)平面化膜的布置中的自由度，所以可能提供具有高显示等级的显示设备。

附图说明

图1是示出根据本公开实施例的显示设备的系统配置示例的框图。

图2是示出TFT电路单元的详细配置示例的框图。

图3是示出MIP型像素的电路配置示例的框图。

图4是提供来图示MIP型像素的操作的时序图。

图5是示出MIP型像素的详细电路配置示例的电路图。

图6是示出驱动器IC中的像素数据的部分重写的详细处理顺序的流程图。

图7A到7C是面积灰度方法(area gradation method)中像素划分的说明图。

图8是示出三分像素结构中的子像素电极和两组驱动电路之间的对应关系的电路图。

图9A、9B和9C是根据采用面积灰度方法的三分像素的第一实施例的像素结构的说明图，其中图9A或9C是示出三个子像素电极的平面图，而图9B是沿着图9A或9C的线IXB-IXB取得的截面图。

图10A、10B和10C是根据采用面积灰度方法的三分像素的第二实施例的像素结构的说明图，其中图10A或10C是示出三个子像素电极的平面图，而图10B是沿着图10A或10C的线XB-XB取得的截面图。

图11是选择性地为像素电极供电的开关元件的说明图。

图12是示出根据实施例的像素阵列基底结构的详细结构示例的主要部分的截面图。

图13A和13B是当在具有含有内建存储器的像素结构的TFT基底上形成平面化膜、然后在其上形成像素电极时，对于基底表面的粗糙度，具有两层的平面化膜的图13A的情况和具有一层的平面化膜的图13B的情况的比较视图。

图14是示出根据实施例的制造像素阵列基底结构的方法的处理的流程的流程图。