[发明专利]一种改进型时间判决器

说明书

技术领域

本发明涉及一种时间判决器，可判断出两个时钟上升沿的快慢关系，并将结果锁定。具有结构简单，判决精度高的特点。

背景技术

时间判决器的功能是判断两个时钟信号的上升沿（或下降沿）的快慢关系，在集成电路中有着广泛的应用，是时间-数字转换器（TDC，Time-Digital Converter），鉴频鉴相器（PFD，Phase-Frequency Detector）等模块电路的核心单元。在全数字锁相环、核医学影像，激光范围探测，高能物理中检测粒子的半衰期等许多应用场合都依赖时间判决器鉴别微小的时间（相位）差。时间判决器采用全数字工艺实现，随着工艺尺寸逐渐缩小，具有可移植性好的优势。此外，全数字的时间判决器电路具有更好的噪声免疫特性，功耗也更低。

传统的时间判决器采用差分对比较器级联SR触发器结构，这种结构比较简单，易于实现且功耗较低。但是传统的差分对结构电路会受到时钟下降沿的影响（假设判断的是上升沿的快慢），从而改变RS锁存器的状态，导致判决错误。因此需要加入一个D触发器在下降沿到来之前将判决结果输出锁定。加入D触发器不仅增加了硬件消耗和功耗，而且对于D触发器的时钟相位要求非常严格，不易实现。

另一种时间判决器的实现方式采用敏感放大触发器（SAFF，Sensitivity Amplifier Flip-Flop）结构。这种结构不会受到时钟下降沿的影响，但是电路结构复杂，硬件消耗和功耗都比较大，而且两个时钟信号不是以差分形式输入的，削弱了这种结构的优势。

发明内容

技术问题：本发明所要解决的技术问题是针对背景技术的缺陷，提供一种结构简单、不受下降沿影响的改进型时间判决器。

技术方案：为解决上述技术问题，本发明提供了一种改进型时间判决器，其包括一个时间比较器和一个RS锁存器，在时间比较器中加入一个或门；当两个输入时钟的上升沿到达时，比较器会判断出到达时间的先后，并将相应的输出结果送至锁存器锁定状态。

优选的，该时间判决器包括四个NMOS管，即第一NMOS管M1，第二NMOS管M2，第三NMOS管M3，第四NMOS管M4，两个PMOS管,即第一PMOS管M5，第二PMOS管M6，一个或门OR1和一个RS锁存器；其中第一NMOS管M1，第二NMOS管M2，第三NMOS管M3，第四NMOS管M4，第一PMOS管M5，第二PMOS管M6，或门OR1构成了时间比较器；

第一输入时钟信号clk1、第二输入时钟信号clk2分别接NMOS管第一NMOS管M1，第二NMOS管M2的栅极，第一NMOS管M1，第二NMOS管M2的源极相连并接地，第一NMOS管M1的漏极接M3的源极，第二NMOS管M2的漏极接第四NMOS管M4的源极；第三NMOS管M3的栅极分别接RS锁存器的S端和第四NMOS管M4的漏极，第四NMOS管M4的栅极分别接R锁存器的R端和第三NMOS管M3的漏极；第三NMOS管M3的漏极接第一PMOS管M5的漏极，第四NMOS管M4的漏极接第二PMOS管M6的漏极，第一PMOS管M5、第二PMOS管M6的源极接电源Vdd；

或门OR1的输入端分别连接输入时钟信号第一输入时钟信号clk1、第二输入时钟信号clk2，或门OR1的输出端接第一PMOS管M5，第二PMOS管M6的栅极；

RS锁存器的S输入端接第三NMOS管M3的栅极，R输入端接第四NMOS管M4的栅极；RS锁存器的输出端Q和Qn作为整个时间判决器电路的输出。

有益效果：本发明通过在差分结构的时间比较器中加入一个或门，控制PMOS管的充放电，从而达到避免时钟下降沿对判决结果产生干扰的效果。本发明具有结构简单，功耗低，判决精度高的特点。

附图说明

图1为本发明的时间判决器电路原理图；

图2-a是传统差分时间判决器的时序仿真图；

图2-b是本发明的时间判决器的时序仿真图。

具体实施方式

下面将参照附图对本发明进行说明。

在传统差分对结构的时间比较器中加入一个或门，控制PMOS管的充放电，从而避免了时钟下降沿对判决结果的干扰。时间比较器的输出端 RS锁存器，将比较结果锁定。

参见图1，本发明提供的改进型时间判决器，其包括一个时间比较器和一个RS锁存器，在时间比较器中加入一个或门；当两个输入时钟的上升沿到达时，比较器会判断出到达时间的先后，并将相应的输出结果送至锁存器锁定状态。