[发明专利]多电源集成电路的静电放电保护电路

说明书

技术领域

本发明相关于一种静电放电保护电路，尤指一种用于多电源集成电路的静电放电保护电路。

背景技术

在集成电路(integrated circuit，IC)中，静电放电(electrostatic discharge，ESD)是造成可靠度失效(reliability failures)的主要来源之一。当堆积在一第一物体(例如一人体或一仪器)上的静电荷被传导至一第二物体(例如一电路板)上时，即会产生静电放电。前述电荷传导产生的大电流可能会造成过高的电压应力或热应力(thermal stress)，进而损坏集成电路。

近来因超大型集成电路(very large scale integrated circuit，VLSI circuit)技术的进步，IC越发小型化，能够承受静电放电造成伤害的能力愈来愈低。所以在IC的输入端、输出端，或是双向输出/入端处，会设有许多不同的静电放电保护结构。许多静电放电保护结构使用被动元件，例如像串接电阻与厚氧化物晶体管。另一种静电放电保护结构则使用主动晶体管以安全地将静电放电的暂态电流短路导引至接地端。一般而言，通常会对静电放电敏感的装置(例如IC)来进行静电放电测试，以描述、判断并分级其静电放电敏感度。这些测试流程依据三种主要的静电放电模式：人体模式(human body model，HBM)，机器模式(machine model，MM)，以及充电元件模式(charged device model，CDM)。HBM模式模拟带电荷物体直接将累积电荷传到受测装置上时的静电放电现象。MM或CDM模式则是模拟来自机器、设备或工具更迅速且通常更严重的静电放电情况。

图1为先前技术中一静电放电保护电路100的示意图。静电放电保护电路100包括一电压箝制电路10与二极管D1和D2。电压箝制电路10偏压于一正电位VDD与一接地电位GND之间，在正常电源操作下电压箝制电路10呈关闭。当一具正电位的ESD震击(zap)或脉冲施加到(或以某种方式耦合至)一IC的一电源节点PAD时，所述电源节点PAD上的电压会突然升高而启动二极管D1与电压箝制电路10。此时ESD暂态电流可被导引至接地端，以避免对所述IC造成可能的静电放电损害。

然而，传统的静电放电保护结构主要是针对具单一VDD电源的数字信号装置来设计。对于有混合信号的IC(例如同时有数字与类比信号)而言，需要多个独立的VDD电源总线以隔绝各电路功能。为了能在多VDD电源供应的IC上提供适切的静电放电保护，使其能在MM测试及CDM测试中承受更高及更快的ESD暂态电流，需要提供针对不同的正向ESD震击皆能提供完善放电机制的静电放电保护电路。

发明内容

本发明提供一用于多电源集成电路的静电放电保护电路，其包含一第一电压箝制电路，偏压于一第一正电位与第一接地电位间，用来提供一第一放电路径；一第二电压箝制电路，偏压于一第二正电位与第二接地电位间，用来提供一第二放电路径；一第一路径控制单元，耦合于一电源节点与所述第一电压箝制电路的所述第一正电位间，用来通过所述第一放电路径来分路(shunt)一第一静电放电暂态电流，其中所述第一静电放电暂态电流于所述电源节点上的一第一电压高于所述第一正电位时产生；以及一第二路径控制单元，耦合于所述电源节点与所述第二电压箝制电路的所述第二正电位间，用来通过所述第二放电路径来分路一第二静电放电暂态电流，其中所述第二静电放电暂态电流于所述电源节点上的一第二电压高于所述第二正电位时产生。

本发明提供的静电放电保护电路为一IC的不同电压源提供了多条静电放电暂态电流的放电路径。因此，使用本发明的静电放电保护电路的IC较能承受静电放电，特别是在MM/CDM测试中。

附图说明

图1为先前技术中一静电放电保护电路的示意图。

图2为本发明中一静电放电保护电路的示意图。

图3为本发明中一电压箝制电路的示意图。

其中，附图标记说明如下：

10，11，12    电压箝制电路

100、200      静电放电保护电路

Q1、Q2、Q3    晶体管

P1～P4        路径控制单元

D1、D2        二极管

PAD           电源节点

C             电容

R             电阻

具体实施方式