[发明专利]偏移正交相移键控调制方法、装置和数字信号发生器有效
申请号: | 201110431687.0 | 申请日: | 2011-12-21 |
公开(公告)号: | CN103179065B | 公开(公告)日: | 2017-03-29 |
发明(设计)人: | 丁新宇;王悦;王铁军;李维森 | 申请(专利权)人: | 北京普源精电科技有限公司 |
主分类号: | H04L27/20 | 分类号: | H04L27/20 |
代理公司: | 北京三友知识产权代理有限公司11127 | 代理人: | 戴云霓 |
地址: | 102206 北*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 偏移 正交 相移 键控 调制 方法 装置 数字信号 发生器 | ||
技术领域
本发明涉及电子测量测试领域,具体涉及一种偏移正交相移键控(OQPSK,offset Quadrature Phase Shift Keying)调制方法,特别是涉及偏移正交相移键控调制方法、装置和和一种产生OQPSK调制信号的数字信号发生器。
背景技术
在电子系统的测量、校验及维护中,数字和矢量信号发生器被广泛采用,随着电子技术的发展,要求信号发生器能够产生丰富的调制信号。
偏移正交相移键控(Offset Quadrature Phase Shift Keying,OQPSK),是一种在正交相移键控(QPSK)基础上发展起来的恒包络数字调制技术。在普通的QPSK调制中,两个正交支路的数据在时间上是完全对准的,当两路数据相位同时改变时,会发生180°的载波相位跳变。这种相位的跳变会使信号在通过带宽受限信道时发生明显的包络变化。这种包络有明显变化的信号在经过非线性放大器后,会使已经滤除的带外分量又被恢复出来,导致频谱扩散和信号失真。在OQPSK调制中,两路数据流在时间上错开了半个码元周期(一个比特)。由于时间上的错开,在任何传输点上只可能有一个二进制分量可改变状态,合成的相移信号只可能出现0°、±90°三种相位跳变,不会出现180°的相位跳变。滤波后的OQPSK信号包络不会过零点(深调幅)。所以频带受限OQPSK的信号包络起伏比频带受限QPSK的信号小,经限幅放大后频带展宽得少,故OQPSK性能优于QPSK。
传统的OQPSK调制器都是由硬件电路来完成,存在电路复杂、体积大和 功耗高等缺点。随着数字技术的发展,高性能的可编程逻辑阵列(FPGA)常作为核心元件实现OQPSK调制,OQPSK调制的主要算法都由FPGA实现。文献《OQPSK调制信号的FPGA实现》(中国新通信,2010年01期)说明了在FPGA上实现OQPSK调制信号的产生过程。FPGA内部的主要功能模块如图1所示,与QPSK信号的产生大体上相似,不同之处在于输入的信息序列A(t)经过串/并转换模块101执行串/并变换后分为两路数据流a、b,其中一路数据流a相对于另一路数据流b延迟了半个码元周期,变成了数据流a*。载波产生电路103用于产生两路正交载波cos(ωct)和sin(ωct),分别与数据流a*和数据流b相乘。由于加到乘法器104、105上的两路数据流不会同时改变,这样调制器输出信号只可能发生90°的相位跳变,而QPSK信号则可能发生180°的相位跳变。图1中的延迟Ts/2电路102就是为了使上下两路数据流偏移半个码元周期,Ts是一个码元周期;相加电路106的作用是将2路波形数据相加。
发明人在实现本发明的过程中发现,上述技术方案采用FPGA技术,省去了大量的硬件电路,但由于采用了基于笛卡儿架构的正交幅度调制方案,所以至少存在以下不足之处:
1、电路中需要2个乘法器,会占用FPGA内部宝贵的乘法器资源;
2、乘法器、加法器会影响FPGA的时序性能,进而限制了载波频率;
3、目前FPGA主要采用直接数字信号合成技术(DDS,Direct DigitalSynthesizer)或者CORIDC(Coordinate Rotation Digital Compute)算法产生正弦波,该方案要求FPGA内部产生2个正交的载波,因此耗用的FPGA资源,无论是可编程逻辑块,还是内部存储器,都会比较多;
4、为了提高载波频率,通常采用并行DDS的解决方案,这时图1的乘法器、加法器也会成倍增加。换言之,上述方案的扩展性不好。
发明内容
本发明的目的在于,提供一种OQPSK调制信号的产生方法、装置和数字信号发生器,以达下述目的:(1)全数字实现方式,(2)无需乘法器,(3)无需正交载波,(4)良好的扩展性,(5)实现简单,(6)特别适用于数字信号发生器。
为达上述目的,一方面,本发明实施例提供了一种偏移正交相移键控OQPSK调制装置,所述装置包括:
串/并转换模块,用于将待调制的串行码流转换为两路串行码流,所述两路串行码流包括第一路串行码流和第二路串行码流;
延迟电路,用于将第一路串行码流延迟半个码元周期以产生第三路串行码流;
调制相位转换器,用于将所述第二路串行码流和所述第三路串行码流合并构成并行数据流,并将所述并行数据流转换成调制相位;
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