[发明专利]后栅工艺中假栅的制造方法

说明书

技术领域

本发明涉及一种半导体器件的制造方法，更具体地讲，涉及一种后栅工艺中假栅的制造方法。

背景技术

随高K/金属栅工程在45纳米技术节点上的成功应用，使其成为亚30纳米以下技术节点不可缺少的关键模块化工程。目前只有坚持高K/后金属栅(gate last)路线的英特尔公司在45纳米和32纳米量产上取得了成功。近年来紧随IBM产业联盟的三星，台积电，英飞凌等业界巨头也将之前开发的重点由高K/先金属栅(gate first)转向gate last工程。

Gate last工程中，在完成离子高温退火后，需要把多晶假栅挖掉，而后在填充进高K以及金属栅材料，流程见图1。如图1A所示，在硅衬底1上依次沉积形成氧化硅的垫层2以及多晶硅的假栅层3，刻蚀形成栅极堆叠结构，在两侧沉积氮化硅并刻蚀形成侧墙4，随后整个器件表面沉积氧化硅的层间介质层(ILD)5并采用化学机械研磨(CMP)平坦化。如图1B所示，CMP之后采用TAMH湿法刻蚀去除多晶硅的假栅层3，并优选采用HF或缓释刻蚀液(BOE)去除垫层2，留下栅极沟槽。如图1C所示，在栅极沟槽中依次填充高k栅极绝缘层6、栅极材料层7并CMP平坦化。

由于器件尺寸不断缩小，尤其在45纳米技术节点以下，多晶假栅挖掉后形成的栅沟道宽度小于50纳米，深度小于100纳米，纵深比通常＞＝1.5。这样纵深较大，尺寸很小的矩形栅沟槽对于后续高K以及金属栅材料的填充工艺在填充覆盖性、致密度、以及晶圆内均匀性都提出了极大挑战。

为此，急需一种能有效地均匀填充栅极沟槽的方法。

发明内容

因此，本发明的目的在于提出一种后栅工艺中假栅的制造方法，以便使得假栅去除之后能有效地均匀填充栅极沟槽。

本发明提供了一种后栅工艺中假栅的制造方法，包括以下步骤：在衬底上依次形成假栅材料层、硬掩模材料层，其中硬掩模材料层包括PSG的第一掩模层以及TEOS氧化硅的第二掩模层；采用干法刻蚀和DHF湿法刻蚀硬掩模材料层，形成上宽下窄的硬掩模图形；以硬掩模图形为掩模，干法刻蚀假栅材料层，形成上宽下窄的假栅。

其中，形成的上宽下窄的硬掩模图形中第二掩模层具有比第一掩模层宽的悬出部分。

其中，调整悬出部分宽度以及假栅材料层的厚度来控制假栅的倾角。其中，假栅的倾角小于等于10度。

其中，TEOS氧化硅以TEOS为前驱物采用PECVD方法制备。

其中，DHF湿法腐蚀液中HF∶H₂O小于等于1∶50。

其中，在采用干法刻蚀和DHF湿法刻蚀硬掩模材料层之前，还包括对硬掩模材料层退火。其中，退火温度为800～900℃，退火时间为10～60分钟。

其中，假栅材料层包括多晶硅、非晶硅、微晶硅，衬底包括单晶硅、SOI、单晶锗、GeOI、SiGe、SiC、InSb、GaAs、GaN。

本发明还提供了一种后栅工艺，包括步骤：采用如上所述的后栅工艺中假栅的制造方法，在衬底上形成上宽下窄的假栅；在假栅两侧形成侧墙；移除假栅，形成上宽下窄的栅沟槽；在栅沟槽中填充栅极绝缘层和栅极材料。

依照本发明的假栅制造方法，将之前垂直的假栅制作成上宽下窄的正梯形假栅；在假栅被移除后，可形成正梯形沟槽；从而大大有利于后续高K或是金属栅材料的填充，扩大填充工艺窗口，从而提高了器件的可靠性。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1显示了现有技术的后栅工艺示意图；

图2至图7依次显示了依照本发明的假栅制造方法各步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了后栅工艺中假栅制造方法。需要指出的是，类似的附图标记表示类似的结构。