[发明专利]非易失性存储装置

说明书

技术领域

本发明涉及可电写入的非易失性存储装置。

背景技术

作为现有的非易失性存储器，例如，已知一种如下所述的非易失性存储器，即：多个存储单元分别排列在字线WL以及位线BL上而形成存储单元阵列，并将作为读取对象的存储单元的位线经由选择电路依次连接到读取放大器，并且通过利用读取放大器对连接在存储单元上的位线电压的大小与参考电压的大小进行比较的方式读取数据。

然而，在存储单元中存储有表示“1”或者“0”的逻辑值的数据。位线BL根据存储在作为读取对象的存储单元中的数据，其电压的大小发生变化，但是由于在数据“1”的读取后的数据“0”的读取等中，位线BL被充电而成为能够判定读取(read)0的稳定状态为止需要时间，这成为访问延迟的原因之一。

作为解决该问题的技术，在专利文献1中，公开了一种从位线BL读取数据时，通过利用由内部电源生成的内部电压CSV进行预充电，从而使数据的读取高速化的技术。

专利文献1：日本特开2007-149296号公报。

然而，内部电压CSV的大小并非一定与参考电压的大小一致。因此，在内部电压CSV的大小大于参考电压的大小的情况下，通过预充电，位线BL被充电成超过参考电压的大小，导致产生过冲(overshoot)。相反，在内部电压CSV的大小小于参考电压的大小的情况下，虽然通过预充电，访问期间被缩短，但由于在预充电后位线BL被充电，因此成为稳定状态为止需要时间。如此，在现有的非易失性存储器中，由于内部电压CSV的大小并非一定与参考电压的大小一致，所以会存在如下问题，即存在产生存储访问延迟的情况。其中，在本说明书中，除了将使电容元件蓄积电荷的意思称为“充电”之外，还将对布线施加电压的情形也广义地称之为“充电”。称为“充电”是出于布线中存在寄生电容而使该寄生电容蓄积电荷的考虑。

发明内容

本发明是为了解决上述问题而提出的，其目的在于提供一种能够抑制访问延迟的产生的非易失性存储装置。

为了实现上述目的，方案1中记载的非易失性存储装置的结构包括：位线，与可电写入地存储逻辑值的非易失性的存储元件连接，被施加大小与存储在该存储元件中的逻辑值对应的电压；充电单元，在进行施加于所述位线的电压的大小与施加于参考电压线的参考电压的大小的比较来识别所述逻辑值时，在该比较前，所述充电单元利用大小与所述参考电压的大小相当的电压对该位线充电；电压生成单元，连接在所述参考电压线与所述位线之间，并具有在以所述充电单元进行充电时产生耦合电荷的电容负载，利用该电容负载生成所述参考电压线的电压的大小与所述位线的电压的大小之差所对应的电压来作为表示所述比较结果的电压；以及电荷吸收单元，吸收上述电容负载所产生的耦合电荷。

根据本发明，可获得能够抑制访问延迟的产生这一效果。

附图说明

图1是示意性地表示第一实施方式的非易失性存储器的概略构成的一个例子的示意图。

图2是表示第一实施方式的非易失性存储器的概略构成的一个例子的构成图。

图3是表示第一实施方式的放大器的主要部分的构成的一个例子的构成图。

图4是表示第一实施方式的非易失性存储器中的信号的转换状态的一个例子的时序图。

图5是表示第二实施方式的放大器的主要部分的构成的一个例子的构成图。

图6是表示第二实施方式的非易失性存储器中的信号的转换状态的时序图。

图7是表示实施方式的非易失性存储器的基本构成的一个例子的构成图。

图8是表示实施方式的放大器的基本构成的一个例子的构成图。

附图标记说明如下：

10...非易失性存储器；      15...放大器；

32、82...不同位线放大器；  34...耦合抵消电路；

68、84A...NMOS晶体管；     70...反转电路；

84...分离电路；            102...存储单元；

110...基准放大器；         112...恒压产生电路；

114...充电电路。

具体实施方式

下面，参照附图对用于实施本发明的具体实施方式进行说明。