[发明专利]抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法

说明书

技术领域

本发明涉及SOI器件，具体涉及一种抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法。

背景技术

SOI场效应晶体管相比于传统体硅器件，具有寄生电容小，器件功耗低的优点，且SOI器件消除了闩锁效应，在高性能超大集成电路、高速存贮设备、低功耗电路、高温传感器等领域具有极其广阔的应用前景。但是SOI器件组成的电子系统应用在空间辐射环境、核辐射环境、模拟源环境和地面辐射环境时，尽管埋氧层抑制了衬底的脉冲电流的干扰，光子、电子及高能离子等带电离子还是会在SOI器件的埋氧层产生严重的电离损伤。随着半导体技术的发展，SOI的栅氧化层厚度小于10纳米，SOI器件在栅氧化层的电离损伤对SOI器件性能的影响可以忽略不计，但是SOI器件的厚埋氧层却依然对辐射的电离损伤十分敏感。在辐射环境下，带电离子在埋氧层引入陷阱电荷。SOI器件的埋氧层是二氧化硅，不同工艺生成的SOI基片埋氧层中的陷阱对空穴的俘获效率(trapping efficient)相比于对电子的俘获效率大二到三个数量级，所以埋氧层中电子的俘获可以忽略。辐射电离损伤产生的空穴陷入在埋氧层中会使背栅下的沟道发生反型，如果该反型通道连接SOI器件的源区和漏区则会在SOI器件正常工作时引入泄漏通道。电离损伤效应在SOI器件埋氧层中产生泄漏通道会造成SOI器件截止态泄漏电流及器件功耗的增加，并会引起一系列的可靠性问题。如何提高SOI器件的抗辐射特性，以改善整个CMOS集成电路的抗辐照特性，成为现阶段亟待解决的一个总剂量辐照可靠性问题。

因此改善SOI器件结构以抑制背栅泄漏通道的形成，对研究SOI抗辐射加固电路有着十分重要的意义。

发明内容

为了抑制SOI器件间由辐射生成的泄漏电流对SOI集成电路造成的可靠性和功耗等问题，在SOI原有的器件结构上，本发明提出新的改善其辐射响应的SOI器件。

本发明的一个目的是提出一种抑制辐射引起的背栅泄漏电流的SOI器件。

本发明的SOI器件包括半导体衬底、埋氧层、半导体体区、栅区、源区和漏区、栅侧墙以及LDD区，其中在半导体体区引入两个防止泄漏通道产生的隔离保护层，该隔离保护层位于半导体体区中埋氧层的正上方，分别紧临源区和漏区。

将SOI器件的半导体体区引入两个附加的隔离保护层，该隔离保护层的高度为几十纳米，略大于SOI器件的半导体体区全反型时的耗尽区宽度；隔离保护层的宽度与LDD区的宽度相同。为保证该隔离保护层在辐射条件下陷入的正电荷足够少甚至陷入负电荷，该隔离保护层的禁带宽度应远远大于硅的禁带宽度(1.12eV)。

本发明的另一个目的是提供一种制备上述抑制辐射引起的背栅泄漏电流的SOI器件的方法。

本发明的抑制辐射引起的背栅泄漏电流的SOI器件的制备方法具体包括以下步骤：

1)准备SOI基片，包括半导体衬底、埋氧层和上层区；

2)利用第一光刻版，采用光刻技术，留出半导体体区的图形，刻蚀上层区，控制刻蚀时间和刻蚀深度，直到刻蚀至SOI基片中的埋氧层；

3)淀积一层隔离保护层材料，化学机械平坦化CMP平坦化；

4)利用第二光刻版，采用光刻技术，刻蚀并控制刻蚀时间和深度，刻蚀至埋氧层停止，形成隔离保护层；

5)向上外延一层外延体，外延体的半导体材料与上层区的半导体材料相同，化学机械平坦化CMP平坦化；

6)淀积一层如二氧化硅或者高K材料的薄栅介质和如多晶硅或者金属的栅电极的材料后，利用第二光刻版，进行光刻对准后，进行光刻，形成器件的栅区；

7)进行LDD区注入，形成器件的LDD区；

8)淀积一层二氧化硅或者氮化硅的栅侧墙的材料后，利用第一光刻版，进行光刻对准后，进行光刻，形成器件的栅侧墙；

9)进行器件的源区和漏区注入，热退火激活杂质后形成器件的漏区和漏区，同时形成半导体体区。

在SOI基片利用两次光刻技术，形成隔离保护层；外延一层半导体材料的外延体后形成器件。由于隔离保护层的形成仅仅是利用栅区和栅侧墙的光刻版，并未引入新的光刻版，工艺简单，制版容易，且形成的隔离保护层的宽度与LDD区的宽度相同，避免隔离保护层横跨整个背栅沟道，使背栅平带电压出现很大的改变，进而有可能会调制前栅的阈值电压。本发明的优越性：