[发明专利]使用测试单元的闪存中的早期恶化检测

说明书

相关申请

本申请的发明人的相关申请(其为共同转让的申请)标题为“NOR闪存中恶化的早期检测”。序列号将在得到时提供。

本申请的发明人的相关申请(其为共同转让的申请)标题为“NAND闪存中恶化的早期检测”。序列号将在得到时提供。

技术领域

本公开总体上涉及非易失性半导体存储器，更具体地涉及闪存的恶化检测和纠错技术。

背景技术

EEPROM和闪存(NOR和NAND)使用浮栅(floating gate，FG)来存储电荷以表示信息。这些存储器件在编程/擦除周期(其对于器件可以耐用的擦除/编程操作次数施加了限制)之后遭受恶化机制。多层单元(MLC，Multi-Level Cell)闪存器件一般比单层单元(SLC，Single-Level Cell)器件具有显著更低的编程/擦除周期耐用性。

各种编程和擦除操作可导致相邻单元中的电荷的增加或损失，这称为“干扰”。当作为对附近单元执行的编程或读取操作的结果，单元的初始/编程状态改变时，出现干扰错误。干扰错误是软错误。当通过读取与干扰单元在形体上靠近的或共享控制线的另一单元来变更存储单元中的电荷量时出现“读取干扰”。单个的读取干扰事件可能不会在电荷内容中产生足够的变化以影响错误，但是累积的读取干扰可能最终导致如此。读取干扰的累积影响通过擦除操作来复位。然而，干扰的相对强度可以是闪存芯片的老化的函数，即，干扰的相对强度可以作为擦除-编程周期的数量的函数而变化(以可预测的方式)。NAND闪存的特定矩阵架构导致比NOR闪存更多的“读取干扰”。编程干扰错误导致在页面编程期间将位设置为错误值。位错误可以在正被编程的页面(page)上发生，但是也可以在块中的不同页面上出现。

在US专利5715193(1998年2月3日)中，Robert Norman描述了一种方法，用于监控对于存储单元块的干扰影响，其中每当对擦除块进行擦除时，控制器通过将干扰单元添加到解码块中每一个其它擦除块的计数并将擦除块的计数复位为零来更新包含擦除块的解码块的表。Norman还指出，控制器最好对干扰计数达到预定最大值的每一个擦除块进行刷新操作。在刷新操作期间，进行任何必要的恢复过程，以将合适的电荷复原到擦除块的每一个单元的浮栅，从而防止否则将会在不执行刷新操作的情况下(由于干扰影响)发生的数据的任何错误读取。

多层单元(MLC)闪存器件可以通过将晶体管的浮栅充电到不同的所选阈值电压(V_T)电平来针对每个存储单元存储多个位，从而在将位模式(bit pattern)映射到特定电压电平时使用单元的模拟特性。在NAND闪存的情况下，MLC器件的V_T在概念上通过顺序地将所选择的读取电压(V_READ)电平施加到各单元的浮栅而加以读取。一般地，以每一个范围之间的安全带来选择电压范围，以帮助确保正常的V_T分布不会重叠。

在NOR闪存中，各单元并联连接到位线，这允许单独读取和编程各单元。

Tieniu Li的公开的美国专利申请20080307270(2008年12月11日)描述了对于主机装置实施的用于检测在NAND中新出现的坏块的机制，其包括保持读取操作期间至少一部分错误历史。

Nishihara等人的公开的美国专利申请20100214847描述了NAND闪存系统，其据说通过包括包含用于存储和检索供存储控制器使用的校正的读取电压的部件，来减小各芯片间的读取干扰特性的变化。存储控制器对于闪存执行数据输入/输出控制和数据管理，在写入时添加纠错码(ECC)，并在读取时分析纠错码。

Chang Wan Ha等人的公开的美国专利申请20090116283描述了使用特别形成的测试单元来测量存储单元阵列的恶化参数的方法。通过经历相同的恶化因子，测试单元被设计为表示存储块的所有单元。测试单元可以基本上与活动用户数据单元相同地循环；然而，用户数据未写入测试单元。额外的基准单元也可以包括在阵列中，其被设计为提供阵列中存储单元的初始、未恶化的电特性的基准的一次可编程(“OTP”)存储单元。

H.Y.Lee的美国专利6172910描述了用于分析闪存EEPROM单元的恶化原因的测试单元。该测试单元包括已经在整体上形成浮栅和控制栅的三个单位单元。