[发明专利]存储器内的字线电压控制

说明书

技术领域

本发明涉及存储器电路的领域。更具体而言，本发明涉及存储器电路内用以触发位栅格(bit cell)的读取的字线电压的控制。

背景技术

提供包含位栅格阵列的存储器电路是众所周知的，其中每一个位栅格具有储存数据值的节点。该节点经由字线晶体管耦接至用于读取储存的数据值的位线。字线晶体管具有传导性，该传导性取决于耦接至正被读取的位栅格的字线上的字线信号的字线电压。

随着归因于更小集成电路几何形状的使用者而使存储器电路内的电路元件的尺寸变得更小以及存储器的操作电压被减小以努力降低电力消耗，日益增加的问题为与存储器有关的访问干扰裕度(access disturb margin)。当读取访问位栅格时，由于诸如导致位栅格内稳定性问题的位线与内节点间的电荷共享的效应，可能不能正确地读取所储存的数据值。

发明内容

本发明的一方面提供一种存储器电路，该存储器电路包含：

位栅格阵列，该位栅格阵列包括耦接至至少一个位线及字线的位栅格，所述位栅格具有节点以及字线晶体管，所述节点储存数据值，所述字线晶体管经配置以为所述节点与所述至少一个位线中的位线间的电流路径提供传导性，所述传导性取决于所述字线上的字线信号的字线电压；以及

字线驱动器电路，该字线驱动器电路经配置以在所述位栅格被访问期间将所述字线电压控制为：

(i)在第一改变时段期间，自第一电压电平改变为中间电压电平，在所述第一电压电平下所述字线晶体管具有低传导性，在所述中间电压电平下所述字线晶体管具有中间传导性；

(ii)在第一延迟时段期间，基本维持所述中间电压电平；

(iii)在第二改变时段期间，自所述中间电平改变为第二电压电平，在所述第二电压电平下所述字线晶体管具有高传导性；

(iv)在第二延迟时段期间，基本维持所述第二电压电平；以及

(v)在第三改变时段期间，自所述第二电压电平改变为所述第一电压电平；其中

所述中间电压电平介于所述第一电压电平与所述第二电压电平之间。

本发明技术提供一种存储器，在该存储器中，在读取访问或写入访问二者这二者期间，字线电压被控制为使得字线电压首先改变为字线晶体管具有中间传导性的电平，并且随后在第一延迟时段期间基本被保持在该电平，之后被改变为字线晶体管具有高传导性的电平。字线电压的步进降低了位栅格的访问干扰，进而增大了存储器的可靠性。

上述字线电压的变化可在被布置为使得字线驱动器电路在供应电压源与所述字线之间提供一电流路径的一些实施例中实现，并且所述电流路径：

(i)当所述位栅格未被访问时具有第一低传导性；

(ii)在所述第一改变时段期间具有间传导性；

(iii)在所述第一延迟时段期间具有第二低传导性；

(iv)在所述第二改变时段及所述第二延迟时段期间具有高传导性；并且

(v)在所述第三改变时段期间具有第三低传导性；并且

所述中间传导性介于所述第一低传导性与所述高传导性之间。

各种低传导性电平可具有不同的绝对值，但是在一些实施例中这些低传导性水品可具有公共低传导性。在其它实施例中，例如，第二低传导性可具有高于第一和第三低传导性电平的绝对值。因此，第二低传导性也可视为第二中间传导性电平。第二低传导性为意欲表示在第一改变时段期间使用的小于中间传导性的传导性的术语。

供应电压源与字线间的电流路径的传导性变化可以各种不同的方式来实现。在一些实施例中，该电流路径可被布置为穿过一弱晶体管及一强晶体管，所述弱晶体管及所述强晶体管被并联布置。

利用上述布置，供应电压源与字线间的电流路径的合适的传导性改变可在当字线驱动器电路将所述弱晶体管及所述强晶体管控制为如下时实现：

(i)当所述位栅格未被访问时，所述弱晶体管处于低传导性状态并且所述强晶体管处于低传导性状态；

(ii)在所述第一改变时段期间，所述弱晶体管处于高传导性状态并且所述强晶体管处于其低传导性状态；

(iii)在所述第一延迟时段期间，所述弱晶体管处于其低传导性状态并且所述强晶体管处于其低传导性状态；

(iv)在所述第二改变时段及所述第二延迟时段期间，所述强晶体管处于高传导性状态；以及

(v)在所述第三改变时段期间，所述弱晶体管处于其低传导性状态并且所述强晶体管处于其低传导性状态。