[发明专利]用于使用相同存储器类型来支持纠错模式和非纠错模式的系统、方法和器件

说明书

本申请为分案申请，其原申请是于2007年2月27日向中国专利局提交的专利申请，申请号为200710100611.3，发明名称为“用于使用相同存储器类型来支持检错模式和非检错模式的系统、方法和设备”。 

技术领域

本发明的实施例大体上涉及集成电路领域，更具体地，涉及用于使用相同存储器类型来支持纠错模式和非纠错模式的系统、方法和器件。 

背景技术

存储器件易受到误差的影响，例如，瞬态(或软)误差。如果这些误差没有被适当地处理，则它们可能使计算系统发生故障。以纠错码(ECC)形式的冗余信息可以被用于提高整个系统的可靠性。然而，冗余信息增加了存储器系统的存储要求，由此增加了存储器系统的成本。因此，ECC通常只用于高端或关键任务系统。较低成本(或较次要)的系统不使用ECC，并提供适合于它们使用的可靠性等级。 

在一些情况下，通过增加额外的存储器件(例如，动态随机存取存储器(DRAM)器件)将存储的附加位增加到系统中。例如，使用8个DRAM来存储数据的系统还可以使用附加的DRAM来存储校验码。在其它情况下，附加位被存储在一个变体DRAM中，其被特别 设计以用于ECC系统中。例如，非ECC DRAM可以具有256M比特的容量和16个输出。该DRAM的ECC变体可以具有288M比特的容量和18个输出。在这两个实例中，ECC系统与相对应的非ECC系统相比多了12.5％的存储容量。 

在ECC系统中使用不同DRAM器件具有许多缺陷。例如，存在与DRAM器件的两种(或多种)变体的设计、制造和清点有关的成本的增加。另外，ECC变体DRAM器件大于其相对应的非ECC对应物，从而更难制造。向ECC变体DRAM增加附加位降低了器件的良率，并且因此增加了器件的成本。使用DRAM器件的两种(或多种)变体的另一个缺点是要求与DRAM器件连接的存储控制器支持额外的引脚(例如，ECC引脚)。此外，由于ECC变体DRAM模块的连接器比其非ECC对应物的大，因此其使用了主板上更多的空间。 

附图说明

在附图的图形中，本发明的实施例作为例子但不是作为限制而被示出，其中相同的附图标记指代相似的元件。 

图1是示出根据本发明实施例实施的计算系统的所选方面的高层次框图； 

图2是示出根据本发明实施例实施的动态随机存取存储器(DRAM)的所选方面的框图； 

图3是示出根据本发明实施例实施的动态随机存取存储器(DRAM)的所选方面的框图； 

图4是示出根据本发明实施例的，在数据位与纠错位之间的地址映射的实例的框图； 

图5示出根据本发明实施例的读取数据帧的所选方面； 

图6A和6B示出根据本发明实施例的写数据帧序列的所选方面； 

图7是示出根据本发明实施例的电子系统的所选方面的框图； 

图8是示出根据本发明可选实施例的电子系统的所选方面的框图。 

具体实施方式

本发明的实施例大体上将注意力集中在用于使用相同存储器类型来支持纠错模式和非纠错模式的系统、方法和设备。在一些实施例中，存储器件包括至少一个分离存储体对，其具有第一存储体和第二存储体。在纠错模式中，数据位可以存储在一个存储体中，而相应的纠错位存储在另一个存储体中。可以配置存储器件以使其支持任一的使用寄存器位(例如，模式寄存器组(MRS)寄存器位)的模式。在一些实施例中，支持纠错模式和非纠错模式的能力在与存储控制器的接口上具有最小的影响。也就是说，基本上可以使用与仅支持非纠错模式的系统相同的信令(signaling)、引脚数和突发长度(bust length)。 

图1是示出根据本发明实施例实施的计算系统的所选方面的高层次框图。计算系统100包括请求器102、存储控制器(或主机)110、存储器件130，和互连120。存储控制器110，至少部分地，控制请求器102和存储器件130之间的信息传递。请求器102可以是处理器(例如，中央处理单元和/或内核)，服务处理器，输入/输出装置(例如，外设部件互连(PCI)高速设备)，存储器本身，或请求访问存储器的系统100的其它任何元件。在一些实施例中，存储控制器110与请求器102在同一芯片上。 

在所示的实施例中，存储控制器110包括纠错逻辑电路112，模式指示器114，和存储器件寻址逻辑电路116。纠错逻辑电路112使用冗余信息来保护数据以避免特定的错误。在一些实施例中，纠错逻辑电路112是纠错码(ECC)。