[发明专利]系数推进乘法累积单元

权利要求书

1.一种乘法累积（MAC）单元，包括：

数据路径，从在其上接收第一和第二输入矢量的输入区域延伸到在其上根据所述第一和第二输入矢量来提供输出矢量的输出区域；以及

反馈路径，其从所述输出区域附近的第一点耦合至所述输入区域附近的第二点，其中所述反馈路径包括布置在其上的算术元件。

2.根据权利要求1所述的MAC单元，其中所述数据路径包括：

所述输入区域附近的乘法器并且所述乘法器包括：用于接收所述第一输入矢量的第一乘法器输入端子、用于接收所述第二输入矢量的第二乘法器输入端子、以及用于提供所述输出矢量的乘法器输出端子，其中所述输出矢量是所述第一和第二输入矢量的乘积；

所述输出区域附近的累积单元并且所述累积单元包括：加法器，其具有耦合至所述乘法器输出端子的第一加法器输入端子，以及累积寄存器，其具有耦合至所述乘法器输出端子的输入。

3.根据权利要求2所述的MAC单元，其中所述反馈路径上的所述算术元件对来自所述累积寄存器的输出值进行运算并且向第二加法器输入端子提供算术运算的值。

4.根据权利要求1所述的MAC单元，其中所述算术元件是用于对在所述第一点处提供的多位值进行移位的移位元件。

5.根据权利要求4所述的MAC单元，其中所述移位元件被配置为对所述多位值进行单向移位。

6.根据权利要求4所述的MAC单元，其中所述算术元件是被配置为对多位输出值进行双向移位的移位元件。

7.根据权利要求1所述的MAC单元，其中所述算术元件是乘法器。

8.根据权利要求7所述的MAC单元，其中所述数据路径包括加法器和累积寄存器而在其上没有乘法器，其中所述累积寄存器是所述加法器的下游。

9.根据权利要求1所述的MAC单元，其中所述算术元件是除法器。

10.根据权利要求1所述的MAC单元，还包括：

所述算术元件与所述第二点之间的开关，其中所述开关具有耦合所述算术元件的第一输入端子、耦合至另一数据路径的第二输入端子以及耦合至所述第二点的输出端子；

其中所述开关选择性地将所述算术元件和所述另一数据路径耦合至所述第二点。

11.一种乘法累积（MAC）单元，包括：

累积单元，包括：具有第一加法器输入端子和加法器输出端子的加法器，以及具有耦合至所述加法器输出端子的输入的累积寄存器；以及

算术元件，其布置在反馈路径上，所述反馈路径将所述累积寄存器的输出耦合至所述加法器的第二加法器输入端子。

12.根据权利要求11所述的MAC单元，其中所述算术元件是用于对所述累积单元提供的多位输出值进行移位的移位元件。

13.根据权利要求12所述的MAC单元，其中所述移位元件被配置为对所述累积单元提供的所述多位输出值进行单向移位。

14.根据权利要求12所述的MAC单元，其中所述移位元件被配置为对所述累积单元提供的所述多位输出值进行双向移位。

15.根据权利要求11所述的MAC单元，其中所述算术元件是乘法器。

16.根据权利要求11所述的MAC单元，其中所述算术元件是除法器。

17.根据权利要求11所述的MAC单元，还包括：

乘法器，包括：第一和第二乘法器输入端子以及乘法器输出端子，其中所述乘法器输出端子耦合至所述第一加法器输入端子。

18.根据权利要求17所述的MAC单元，还包括：

移位元件，其可操作地耦合在所述乘法器与所述累积单元之间。

19.根据权利要求16所述的MAC单元，还包括：

所述累积单元的移位元件下游。

20.根据权利要求17所述的MAC单元，还包括：

所述算术元件与所述第二加法器输入之间的开关，其中所述开关具有耦合所述算术元件的第一输入端子、耦合至另一数据路径的第二输入端子以及耦合至所述第二加法器输入端子的输出端子；

其中所述开关选择性地将所述算术元件和所述另一数据路径耦合至所述第二加法器输入端子。