[发明专利]系数推进乘法累积单元

说明书

技术领域

本发明涉及具有反馈路径的累积单元。

背景技术

在计算中，尤其是数字信号处理中，通常将乘法累积运算用于以连续的方式累积多个乘积。传统的乘法累积单元100（MAC单元）包括如图1所示那样耦合的乘法器102、加法器104和累积器寄存器106。累积器寄存器106的输出被反馈到加法器104的一个输出，使得在每个时钟时，将乘法器102的输出与存储在寄存器106中的累积总数相加。

图2示出了作为一系列波形200的传统MAC运算的示例，并且在图1的MAC单元100的上下文中对其进行了讨论。在该示例中，其在十个累积周期上延伸，乘法器102通过将输入数据值与加权因子相乘来递送每个周期的乘积。然后，通过加法器104和累积寄存器106来连续累积乘积。

更具体地，对于第一周期202、乘法器102将7,169的数据值与-128的加权因子相乘，因此输出第一周期202的乘积-917,632。加法器104将该乘积-917,632与累积寄存器106中的当前值（即，0）相加，并且因此输出和-917,632。在第一周期202的结尾处，累积寄存器106已经锁存了累积的总数-917,632。在第二周期204期间，乘法器102将7,169的输入数据值与-448的新加权值相乘，并且在第二周期期间输出乘积-3,211,712。加法器104将-3,211,712与寄存器106中存储的累积总数-917,632相加，使得累积寄存器106已经在第二周期204的结尾处锁存了值-4,129,344。乘法和累积以该方式继续，直至已经在所有周期上累积了乘积，这里导致第十周期206的总数-7,348,225。因为输入数据是有符号的14位二进制数，所以经常期望在输出处递送作为MAC结果的14位二进制数。因此，在该示例中，截断输出的10个最低有效位（LSB），从而在206处的处理结尾处给出最终MAC结果-7,177。

因为MAC单元100在二进制逻辑中实现，所以该示例的MAC单元100最少需要14位乘10位的乘法器、25位的加法器和25位的累积寄存器。因此，尽管传统的MAC单元100可以快速地计算MAC运算，但是由于例如乘法器，其需要大量组合逻辑。该大量组合逻辑需要相应的大面积，并且相应地消耗了大量功率。

由于如今的消费者期望可以在单电池充电上操作更长时段的更小和更便宜的电子设备，所以本公开提供了改进的MAC单元，该改进的MAC单元倾向于比传统MAC单元需要更少的面积并且消耗更少的功率。

发明内容

根据本发明的实施例，提供一种乘法累积（MAC）单元，包括：数据路径，从在其上接收第一和第二输入矢量的输入区域延伸到在其上根据所述第一和第二输入矢量来提供输出矢量的输出区域；以及反馈路径，其从所述输出区域附近的第一点耦合至所述输入区域附近的第二点，其中所述反馈路径包括布置在其上的算术元件。

在优选的实施例中，所述数据路径包括：所述输入区域附近的乘法器并且所述乘法器包括：用于接收所述第一输入矢量的第一乘法器输入端子、用于接收所述第二输入矢量的第二乘法器输入端子、以及用于提供所述输出矢量的乘法器输出端子，其中所述输出矢量是所述第一和第二输入矢量的乘积；所述输出区域附近的累积单元并且所述累积单元包括：加法器，其具有耦合至所述乘法器输出端子的第一加法器输入端子，以及累积寄存器，其具有耦合至所述乘法器输出端子的输入。

在优选的实施例中，所述反馈路径上的所述算术元件对来自所述累积寄存器的输出值进行运算并且向第二加法器输入端子提供算术运算的值。

在优选的实施例中，所述算术元件是用于对在所述第一点处提供的多位值进行移位的移位元件。

在优选的实施例中，所述移位元件被配置为对所述多位值进行单向移位。

在优选的实施例中，所述算术元件是被配置为对多位输出值进行双向移位的移位元件。

在优选的实施例中，所述算术元件是乘法器。

在优选的实施例中，所述数据路径包括加法器和累积寄存器而在其上没有乘法器，其中所述累积寄存器是所述加法器的下游。

在优选的实施例中，所述算术元件是除法器。

在优选的实施例中，所述MAC单元还包括：所述算术元件与所述第二点之间的开关，其中所述开关具有耦合所述算术元件的第一输入端子、耦合至另一数据路径的第二输入端子以及耦合至所述第二点的输出端子；其中所述开关选择性地将所述算术元件和所述另一数据路径耦合至所述第二点。