[发明专利]一种提高亚阈值SRAM存储单元工艺鲁棒性的电路无效
| 申请号： | 201110445966.2 | 申请日： | 2011-12-28 |
| 公开（公告）号： | CN102522115A | 公开（公告）日： | 2012-06-27 |
| 发明（设计）人： | 柏娜;朱贾峰;吕百涛;吴秋雷;刘其龙 | 申请（专利权）人： | 东南大学 |
| 主分类号： | G11C11/413 | 分类号： | G11C11/413 |
| 代理公司： | 南京苏高专利商标事务所(普通合伙) 32204 | 代理人： | 柏尚春 |
| 地址： | 214135 江*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 提高 阈值 sram 存储 单元 工艺 鲁棒性 电路 | ||
1.一种提高亚阈值SRAM存储单元工艺鲁棒性的电路，其特征在于：该电路作为亚阈值SRAM存储单元的辅助电路，将该电路的输出(Vbp)连接到亚阈值SRAM存储单元中PMOS管的衬底；该电路包括PMOS管阈值电压检测电路及差分输入单端输出放大器，其中：
所述PMOS管阈值电压检测电路包括第一PMOS管P1及第一NMOS管N1；所述第一PMOS管P1的源端连电源电压VDD，其漏端和栅端分别与第一NMOS管N1的漏端和栅端连接在一起；所述第一NMOS管N1的源端与衬底连接在一起并连接至电源地VSS；
所述差分输入单端输出放大器包括第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；所述第二PMOS管P2的漏端和栅端连接并与第三PMOS管P3的栅端以及第二NMOS管N2的漏端连接在一起，第二PMOS管P2的源端和第三PMOS管P3的源端连接在一起并与电源电压VDD连接；所述第二NMOS管N2的栅端与第四NMOS管N4的栅端连接在一起并与外设偏置电压(Vbais)连接，第二NMOS管N2的源端与第三NMOS管N3的源端以及第四NMOS管N4的漏端连接在一起；所述第四NMOS管N4的源端连接至电源地VSS；第三NMOS管N3的栅端与PMOS管阈值电压检测电路中第一NMOS管N1的漏端和栅端连接在一起，第三NMOS管N3的漏端与第三PMOS管P3的漏端以及第四PMOS管P4的栅端和第五NMOS管N5的栅端连接在一起，第四PMOS管P4的源端连电源电压VDD，第五NMOS管N5的源端连接至电源地VSS；
第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5的衬底均连接至电源地VSS，第四PMOS管P4的漏端与第五NMOS管N5的漏端连接在一起且与第一PMOS管P1～第四PMOS管P4的衬底连接作为本辅助电路的输出端(Vbp)。
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