[发明专利]LDMOS晶体管及其制作方法

说明书

技术领域

本发明涉及半导体领域，尤其是涉及一种LDMOS晶体管及其制作方法。

背景技术

与常见的场效应晶体管相比，横向扩散金属氧化物半导体(Lateral Diffused Metal Oxide Semiconductor，LDMOS)晶体管在关键的器件特性方面，如增益、线性度以及散热性能等方面具有明显的优势，因此得到了广泛应用。击穿电压高也是LDMOS晶体管的一个重要特性，因此，LDMOS晶体管常应用于高压器件中。

现有技术中公开一种n型LDMOS晶体管结构，如图1所示，包括：

半导体衬底100；位于所述半导体衬底100上、包括栅介质层101和栅电极102的栅极结构；位于所述栅极结构两侧的侧壁上的侧墙103；在所述栅极结构两侧的所述半导体衬底100中具有源(Source)区104和漏(Drain)区105，所述源区104和所述漏区105掺有n型离子；以及，位于所述源区104和所述漏区105之间的漂移区(Drift Region)106，所述漂移区106也掺有n型离子，所述漂移区106的掺杂离子浓度低于所述源区104或所述漏区105的掺杂离子浓度。

更多信息可以参考公开号为US2008/0237705A1的美国发明专利申请文件。

所述漂移区106中的掺杂离子浓度较低，可以承载较高的电压，由此增大了源/漏极之间的击穿电压，从而使LDMOS晶体管能够应用于高压器件中。然而，较低的掺杂离子浓度会导致源/漏区之间较大的电阻，这减小了源/漏区之间的电流，影响了LDMOS晶体管的性能。

因此，需要一种LDMOS晶体管及其形成方法，以增大源/漏区之间的电流，改善LDMOS晶体管的性能。

发明内容

本发明要解决的问题是提供一种LDMOS晶体管及其形成方法，以增大源/漏区之间的电流，改善LDMOS晶体管的性能。

为解决上述问题，本发明的实施例提供一种LDMOS晶体管，包括：半导体衬底，包括平台部和突出所述平台部的凸出部；源区，位于所述凸出部相对两侧的所述平台部内，所述源区还包括延伸至部分所述凸出部内的延伸区；漏区，位于所述凸出部的顶部；漂移区，位于所述凸出部内，与所述漏区相邻，并与所述延伸区之间具有间隔，所述源区、所述漏区以及所述漂移区具有相同的导电类型，所述漂移区的掺杂离子浓度小于所述漏区或所述源区的掺杂离子浓度；栅介质层，位于所述平台部上且位于所述凸出部相对两侧的侧壁上；以及栅电极，位于所述平台部上且位于所述栅介质层上，且所述栅电极与所述平台部之间电性绝缘。

可选地，所述漏区的顶部相对两侧具有向内凹进的台阶，所述台阶上覆盖有第一保护层。

可选地，所述第一保护层为氧化硅。

可选地，所述栅电极与所述平台部之间通过第一绝缘层电性绝缘。

可选地，所述半导体衬底中还形成有掺杂阱区，所述掺杂阱区的导电类型与所述源区、所述漏区以及所述漂移区的导电类型不同。

可选地，所述源区的掺杂离子浓度范围是1E19/cm³至1E21/cm³，所述漏区的掺杂离子浓度范围是1E19/cm³至1E21/cm³，所述漂移区的掺杂离子浓度范围是1E18/cm³至1E20/cm³。

可选地，所述掺杂阱区的掺杂离子浓度范围是1E18/cm³至1E20/cm³。

可选地，所述凸出部突出所述平台部的厚度范围是50纳米至500纳米，所述漏区的垂直方向的厚度范围是10纳米至200纳米，所述漂移区的垂直方向的厚度范围是10纳米至200纳米，所述漂移区与所述延伸区间隔范围是10纳米至100纳米，所述栅电极的水平方向的宽度范围是10纳米至500纳米。

可选地，所述栅介质层为氮化硅、氮氧化硅、氧化硅、或高K介电材料。

可选地，所述栅电极为多晶硅或者金属。