[发明专利]标准单元库模型的时序验证方法

说明书

技术领域

本发明涉及集成电路设计领域，具体地说涉及一种标准单元库模型的时序验证方法。

背景技术

在半定制的IC(Integrated Circuit，集成电路)设计中，标准单元库是实际芯片和设计电路之间的纽带。数字电路设计，尤其是纳米工艺阶段大规模的数字电路设计，标准单元库已经成为了设计电路的必须条件。参考图1，图1示出了从行为描述到带延时信息的后仿真支撑着整个数字电路设计流程。

随着芯片规模日益复杂，工艺尺寸日益缩小，时序收敛问题毫无疑问也越来越复杂和无法避免。而反映单元库时序信息的库模型文件(.lib文件)在综合后的流程中几乎都要用到，如图2所示。因此目前对用于EDA(Electronic Design Automation，电子自动化设计)工具的库模型文件的准确程度的要求也越来越高。

非线性模型是目前工业界最广泛使用的延迟计算模型。它采用差值估算的方法，例如x轴作为输入信号的渡越时间(Transition time)的取值坐标，y轴作为输出负载电容的取值点坐标，z轴用于显示输入到输出的延迟(Propagation delay)和输出渡越时间。综合器就是依靠估算四个坐标点范围内的时间(内插值)来进行静态时序分析的。对于估算插值落在坐标平面范围外面的点(外插值)，估算值误差会比较大，在综合器进行综合时，常常当作违反DRC(Design Rule Check)规则来处理，因此这种取值是要避免的。其中，渡越时间指的是从电源电压的10％到90％所消耗的时间(上升渡越时间)和从电源电压的90％到10％所消耗的时间(下降渡越时间)，如图3所示。输入到输出的延时指的是输入信号在电源电压50％时的时间点到输出信号在电源电压50％时的时间点，如图4所示。

通常，标准单元库开发工程师根据工艺特征，凭借经验预估出工艺的最高频率和最低频率，根据单元能驱动的最小和最大扇出数预估最大电容负载和最小电容负载。这些就是特征化建模工具在输入信号渡越时间和输出负载电容边界点的坐标取值。特征化建模工具在边界点坐标内通过对数运算再插入5个坐标点，从而形成7行7列的时序查找表。传统的单元库的时序验证方法就是通过流片验证。为了避免PAD和测试链外部单元引入的额外的时间延迟以及单个单元测量误差大的问题，目前的验证电路大多是通过同种单元相串联的电路形式实现的。如图5所示，采用200个同种单元串联形成的反相器测试链。其仿真波形参考图6。

现有技术中的方法虽然能够有效的验证单元库中单元的时序信息，但是流片的成本很高，且流片验证周期长、迭代次数多。

发明内容

本发明提供一种标准单元库模型的时序验证方法，用于对库模型文件中反映的时序信息进行验证，并对库模型文件中的偏差进行动态修正。

根据本发明的一个方面，提供一种标准单元库模型的时序验证方法，其特征在于，包括：

通过电路仿真验证标准单元库模型的坐标点和/或内插值点上的时序信息。

本发明提出了一种在库模型文件建立完以后就可以对其时序信息进行验证的方法。运用所述方法可以在库模型的开发过程中对库模型文件中的时序信息进行验证，并对不准确的时序信息进行修正。除此之外，还能对查找表中各个坐标点进行准确验证。采用本发明的方法确保了仿真器和静态时序分析工具的结果相同，从而使得设计者能够综合出时序准确的门级电路。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为标准单元库对ASIC设计流程支撑示意图；

图2为时序模型库对ASIC流程的支持示意图；

图3为渡越时间示意图；

图4为输入到输出的延时(门延时)的示意图；

图5为以反相器为例设计的流片验证电路单元测试链；

图6为图5所示的测试链的仿真波形；

图7为坐标点验证电路；

图8为内插值验证电路；

图9用DC分析电路时序流程图；

图10为根据本发明提供的一种标准单元库模型的时序验证方法的一种具体实施方式的流程示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。