[发明专利]硅通孔测试结构及测试方法

说明书

技术领域

本发明涉及半导体测试技术领域，特别涉及一种用于测试硅通孔应力对互连结构产生影响的范围的硅通孔测试结构及测试方法。

背景技术

随着便携式电子设备例如手机等的快速发展，便携式电子设备的体积变得越来越小，提供的功能变得越来越广泛，因此非常有必要在不增加设备尺寸的前提下，提高内置芯片的集成度。目前，三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于硅通孔(Through Silicon Via，TSV)的三维堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：(1)高密度集成。通过三维堆叠，可以大幅度的提高半导体器件的集成度，减小封装的几何尺寸，满足微电子产品对于多功能和小型化的需求；(2)提高电性能。由于硅通孔技术可以大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片(SOC)技术中的信号延迟等问题，提高电性能；(3)多功能集成。传统的二维SOC技术必须通过复杂的设计以及很大的芯片尺寸来实现将具有有限几种功能的芯片进行集成，很难实现多功能芯片的集成，而通过利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。

目前形成硅通孔的主要方法包括：利用干法刻蚀在半导体衬底的第一表面形成通孔；在所述通孔侧壁和底部表面形成隔离层；采用电镀的方法将铜填充满所述通孔，并用化学机械抛光移除多余的铜电镀层；对所述半导体衬底的第二表面进行化学机械抛光，直到暴露出填充满铜的通孔，形成硅通孔，所述第二表面与第一表面相对。

更多关于硅通孔的信息请参考公开号为US2010/0171226A1的美国专利文献。

但是由于所述硅通孔贯穿半导体衬底，所述硅通孔会对附近的互连结构和半导体器件造成影响，因此在所述硅通孔的周围需要空出一块隔离区，在所述隔离区内不能形成有互连结构和半导体器件，以免对所述互连结构、半导体器件的电学性能造成不良影响。但目前还没有一种半导体测试结构能有效地测试出互连结构在硅通孔周围的隔离区范围。

发明内容

本发明解决的问题是提供一种硅通孔测试结构及测试方法，用来测试互连结构在硅通孔周围的隔离区范围。

为解决上述问题，本发明实施例提供了一种硅通孔测试结构，包括：

半导体衬底，位于所述半导体衬底表面的层间介质层，位于所述半导体衬底和层间介质层内的硅通孔；

还包括，至少一个互连结构环，所述互连结构环以硅通孔为中心呈环形分布在所述硅通孔外围，所述互连结构环由不同层的金属层和位于所述金属层之间的导电插塞串联而成。

可选的，所述金属层至少包括两层。

可选的，当所述互连结构环为至少两个时，所述互连结构环呈同心环分布，各互连结构之间的间距相等。

可选的，所述同心环分布为同心圆环分布或同心矩形环分布。

可选的，所述互连结构环为非封闭。

可选的，所述硅通孔的数量为至少一个。

当所述互连结构环为多个时，所述相邻的互连结构环中位于同一层的金属层和位于同一层的导电插塞之间的间距等于最小设计间距。

本发明实施例还提供了一种利用所述硅通孔测试结构的测试方法，包括：

在远离硅通孔的方向上依次对相邻的互连结构环施加测试电压，测试对应的击穿电压；

将所述击穿电压与参考击穿电压进行比较，获得硅通孔产生的应力对层间介质层产生影响的最大范围。

可选的，所述参考击穿电压为没有硅通孔的形状相同的互连结构环中对应的两个互连结构环之间的击穿电压。

可选的，当某次测得的击穿电压第一次等于所述参考击穿电压时，对应的两个互连结构环中更靠近硅通孔的互连结构环围成的区域即为硅通孔的应力对层间介质层的影响的最大范围。

本发明实施例还提供了另一种利用所述硅通孔测试结构的测试方法，包括：

在远离硅通孔的方向上依次对每一个互连结构环的开口两端施加测试电压，测试对应的电阻；

将所述电阻与参考电阻进行比较，获得硅通孔产生的应力对互连结构产生影响的最大范围。

可选的，所述参考电阻为没有硅通孔的形状相同的互连结构环的电阻。

可选的，当某次测得的电阻第一次等于所述参考电阻时，对应的互连结构环围成的区域为硅通孔的应力对互连结构产生影响的最大范围。