[发明专利]移位寄存器单元、移位寄存器电路、阵列基板及显示器件

权利要求书

1.一种移位寄存器单元，其特征在于，包括：

一电容，具有两极，其中第一极与输出端连接；

第一晶体管，该第一晶体管的栅极与源极分别连接信号输入端，该第一晶体管的漏极连接所述电容的第二极；

第二晶体管，该第二晶体管的栅极连接复位端，该第二晶体管的源极连接所述第一晶体管的漏极，该第二晶体管的漏极连接低电平端；

第三晶体管，该第三晶体管的栅极连接所述第一晶体管的漏极，该第三晶体管的源极连接第一时钟信号输入端，该第三晶体管的漏极连接所述输出端；

第四晶体管，该第四晶体管的栅极连接所述复位端，该第四晶体管的源极连接所述输出端，该第四晶体管的漏极连接所述低电平端；

第五晶体管，该第五晶体管的源极连接所述第二晶体管的源极，该第五晶体管的漏极连接所述低电平端；

第六晶体管，该第六晶体管的栅极连接所述第五晶体管的栅极，该第六晶体管的源极连接所述第四晶体管的源极，该第六晶体管的漏极连接所述第四晶体管的漏极；

去噪控制模块，该去噪控制模块的第一反馈端连接所述输出端、该去噪控制模块的低电平输入端记为第二输入端连接所述低电平端、该去噪控制模块的去噪声控制端连接所述第五晶体管的栅极、该去噪控制模块的高电平输入端记为第三输入端连接所述第一时钟信号端或高电平端；

其中，所述第五晶体管和第六晶体管用于在所述去噪控制模块的去噪声控制端为高电平时导通，在所述去噪控制模块的去噪声控制端为低电平时截止，从而实现在有噪声电压时所述第五晶体管和第六晶体管导通，通过低电平端将噪声电压拉低；无噪声电压时所述第五晶体管和第六晶体管导通截止，不影响所述移位寄存器单元的正常工作。

2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：所述去噪控制模块的第一输入端连接所述信号输入端。

3.根据权利要求1或2所述的移位寄存器单元，其特征在于，还包括：所述去噪控制模块的第二反馈端连接所述第一晶体管的漏极。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述去噪控制模块包括：

第七晶体管，该第七晶体管的栅极连接所述第一时钟信号端或高电平端，该第七晶体管的源极连接所述第七晶体管的栅极，该第七晶体管的漏极连接所述第五晶体管的栅极；

第八晶体管，该第八晶体管的源极连接所述第五晶体管的栅极，该第八晶体管的漏极连接所述低电平端；

第九晶体管，该第九晶体管的栅极连接所述第七晶体管的栅极，该第九晶体管的源极连接所述第九晶体管的栅极，该第九晶体管的漏极连接所述第八晶体管的栅极；

第十晶体管，该第十晶体管的栅极连接所述输出端，该第十晶体管的源极连接所述第九晶体管的漏极，该第九晶体管的漏极连接所述低电平端；

第十一晶体管，该第十一晶体管的栅极连接所述输出端，该第十一晶体管的源极连接所述第五晶体管的栅极，该第十一晶体管的漏极连接所述低电平端；

并且，在所述信号输入端为高电平时，所述第七晶体管的漏极的为低电平；在所述输出端为高电平时，所述第七晶体管的漏极的为低电平，所述第九晶体管的漏极的为低电平；同时，在所述输出端在非输出状态有电压输出时，所述第十晶体管可以导通，同时所述第十一晶体管保持截止。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述去噪控制模块还包括：

第十二晶体管，该第十二晶体管的栅极连接所述信号输入端，该第十二晶体管的源极连接所述第五晶体管的栅极，该第十二晶体管的漏极连接所述低电平端。

6.根据权利要求4或5所述的移位寄存器单元，其特征在于，所述去噪控制模块还包括：

第十三晶体管，该第十三晶体管的栅极连接所述第一晶体管的漏极，该第十三晶体管的源极连接所述第八晶体管的栅极，该第十三晶体管的漏极连接所述低电平端。