[发明专利]一种高频时钟占空比测试电路

说明书

技术领域：

本发明涉及一种高频时钟占空比的测试电路，利用开关电容结构将时间量转换为电压量，通过电压的量化比较将时钟高低电平时间等比例放大，实现高频时钟占空比性能的准确测试，可用于时钟双沿工作系统测试评估时钟占空比。

背景技术：

片上时钟产生电路，如锁相环、频率合成器、振荡器等，广泛地应用于各种芯片，提供数字电路工作的时钟，通信接口数据传输的定时等。为了提高芯片工作速度，一些应用场合使用时钟双沿工作。为保证时序的正确性，对时钟信号的占空比性能提出一定的约束。因此时钟占空比的可测性成为电路设计时需要考虑的一个问题。

对于低频时钟可以直接输出测试其占空比；对于高频时钟如果采用直接输出测试的方法，通常受限于IO驱动能力，测试准确度极低。为了防止时钟波形出现畸变，影响测试结果的准确性，占空比测试对IO驱动能力要求很高，但IO驱动能力过大会对同一电源系下其他电路产生干扰。高频时钟如果采用数字分频降低时钟频率，分频后无法对时钟占空比进行测试。

本发明提出的一种高频时钟占空比测试电路，可以将高频时钟的高低电平时间等比例放大，降低对输出IO的要求，准确测试时钟占空比。

发明内容：

本发明的目的是解决片上高频时钟占空比测试的问题，提供一种占空比测试方法和电路，主要结构包括三部分：积分电路，比较电路及控制逻辑，如图1所示。

积分电路的作用是将N个周期内高低电平的时间量转换为电压量，将此段时间定义为积分区间。积分电路包括两个开关电容积分单元，一个开关电容积分单元将N个时钟周期内高电平的时间量积分为评估电压Veval，另一个开关电容积分单元在此时间内保持常通，将N个时钟周期内总的时间量积分为参考电压Vtotal。积分结束后保持电压值不变。

Vtotal=N·T0·I0C0=k·T0]]>

Veval=N·TH·I0C0=k·TH]]>

比较电路通过控制逻辑产生的控制信号，依次将评估电压Veval与参考电压Vtotal的分压进行比较，分压依次为……Vtotal，例如依次与Vtotal进行比较，比较的结果DC_TEST通过比较器串行输出，将此段时间定义为比较输出区间。比较输出的过程即为高电平时间与整个周期时间的比较量化过程。

控制逻辑产生控制积分电路工作的信号、控制比较电路工作的信号，以及测试标志信号FLAG，用于标识比较输出信号DC_TEST的有效时间，即比较输出区间。测试时直接测量DC_TEST高电平的时间，及FLAG高电平的时间，其比值即为时钟信号的占空比。

占空比的测试精度不依赖于实现工艺，只取决于设计精度，误差为n的取值根据测试精度的需求确定，如n＝6时误差为±1.56％。

附图说明：

图1时钟占空比测试电路框图

图2输入输出信号示意图

图3时钟占空比测试电路实现结构

图4电路内部节点波形图

具体实施方式：

下面结合附图具体介绍电路实现结构，如图3所示。电路内部各节点波形图，如图4所示。