[发明专利]共栅共源驱动电路

权利要求书

1.一种驱动电路，包含：

一个输出节点，配置成耦合至负载电路，所述负载电路由配置成接收第一参考电压的第一参考电压节点供电；

一个具有耦合在所述输出节点和中间节点之间的源漏路径的第一晶体管；

一个具有耦合在所述中间节点和第二参考电压节点之间的源漏路径的第二晶体管，所述第二参考电压节点配置成接收第二参考电压，其中，所述第二晶体管具有一个配置成接收开关控制信号的栅极；以及

一个耦合在所述第一晶体管的栅极和第三参考电压节点之间的电流源，所述第三参考电压节点配置成接收第三参考电压。

2.如权利要求1中所述的电路，

其中，所述第一晶体管具有一个设计最大电压V1；

其中，所述第二晶体管具有一个设计最大电压V2；以及

其中，所述第三参考电压小于或等于V2，并且所述第一参考电压和所述第三参考电压之间的差小于或等于V1。

3.如权利要求1中所述的电路，其中，所述第一晶体管和所述第二晶体管是n沟道晶体管，并且所述第一参考电压高于所述第二参考电压。

4.如权利要求1中所述的电路，进一步包含一个耦合在所述第一晶体管的栅极和源极之间的箝位电路。

5.如权利要求1中所述的电路，其中，所述电流源具有一个小于所述第二晶体管的导通电流值的输出电流值。

6.如权利要求1中所述的电路，

其中，所述第一晶体管具有一个设计最大电压V1；

其中，所述第二晶体管具有一个设计最大电压V2；以及

其中，所述第三参考电压小于或等于V1，并且所述第一参考电压和所述第三参考电压之间的差小于或等于V2。

7.如权利要求6中所述的电路，其中，所述第一晶体管和所述第二晶体管是p沟道晶体管，并且所述第二参考电压高于所述第一参考电压。

8.如权利要求6中所述的电路，进一步包含一个耦合在所述第一晶体管的栅极和源极之间的箝位电路。

9.一种驱动电路，包含：

一个输出节点；

一个具有耦合在所述输出节点和第一中间节点之间的源漏路径的第一晶体管；

一个具有耦合在所述第一中间节点和第一参考电压节点之间的源漏路径的第二晶体管，所述第一参考电压节点配置成接收第一参考电压；

一个具有耦合在所述输出节点和第二中间节点之间的源漏路径的第三晶体管；

一个具有耦合在所述第二节点和第二参考电压节点之间的源漏路径的第四晶体管，所述第二参考电压节点配置成接收第二参考电压；

一个耦合在所述第一晶体管的栅极和第三参考电压节点之间的第一电流源，所述第三参考电压节点配置成接收第三参考电压；以及

一个耦合在所述第三晶体管的栅极和所述第三参考电压节点之间的第二电流源；

其中，所述第二晶体管和所述第四晶体管具有配置成接收差动开关控制信号的栅极。

10.如权利要求9中所述的电路，

其中，所述第二晶体管和所述第三晶体管均具有一个设计最大电压V1；

其中，所述第一晶体管和所述第四晶体管均具有一个设计最大电压V2；

其中，所述第三参考电压小于或等于V2，并且所述第一参考电压和所述第三参考电压之间的差小于或等于V1。

11.如权利要求9中所述的电路，其中，所述第一参考电压高于所述第二参考电压。

12.如权利要求9中所述的电路，其中，所述第一晶体管和所述第二晶体管是p沟道晶体管，并且所述第三晶体管和所述第四晶体管是n沟道晶体管。

13.如权利要求9中所述的电路，进一步包含一个耦合在所述第一晶体管的栅极和源极之间的第一箝位电路，以及一个耦合在所述第三晶体管的栅极和源极之间的第二箝位电路。

14.如权利要求9中所述的电路，其中，所述第一电流源具有一个小于所述第二晶体管的导通电流值的输出电流值，以及所述第二电流源具有一个小于所述第四晶体管的导通电流值的输出电流值。