[实用新型]一种LDPC及其缩短码的高速译码装置

说明书

技术领域

本实用新型属于编译码技术领域，涉及一种LDPC及其缩短码的高速译码装置。

背景技术

LDPC码最早在20世纪60年代由Gallager在他的博士论文中提出，但限于当时的技术条件，缺乏可行的译码算法，此后的35年间基本上被人们忽略，其间由Tanner在1981年推广了LDPC(低密度奇偶校验码)码并给出了LDPC码的图表示，即后来所称的Tanner图。1993年Berrou等人发现了Turbo码，在此基础上，1995年前后MacKay和Neal等人对LDPC码重新进行了研究，提出了可行的译码算法，从而进一步发现了LDPC码所具有的良好性能，迅速引起强烈反响和极大关注。目前已广泛应用于深空通信、光纤通信、卫星数字视频和音频广播等领域。LDPC码已成为第四代通信系统(4G)强有力的竞争者，而基于LDPC码的编码方案已经被下一代卫星数字视频广播标准DVB-S2采纳。

LDPC信道编码技术首次应用于我国航天领域是在2010年10月1日发射升空的嫦娥二号。其下行数据速率是12M/S，也就是LDPC编译码器均工作在12MHz的频率下。随着我国空间技术的发展，空间探测中各种有效载荷需要下传的数据量会越来越大，这就需要具有良好纠错能力的LDPC码能够有效的适应高码速率的要求。

当前LDPC译码的硬件实现多是基于码长较短的码型(几十到几百比特的码长)，且运算速率较低(十几兆到几十兆)，而且由于硬件资源的限制，实现功能较强的LDPC译码器需要性能很好的芯片、甚至需要针对特定算法专门设计，硬件实现平台的成本很高，不利于大规模应用。

实用新型内容

本实用新型的技术解决问题是：克服现有技术的不足，提供了一种LDPC译码装置及方法。本实用新型以CCSDS为标准对(8176，7154)码型，在较低成本的硬件平台上实现了对高速数据流的译码，解决了长码长的低密度奇偶校验码在高码率下的译码问题。

本实用新型的技术解决方案是：

一种LDPC及其缩短码的高速译码装置包括：数据转换和控制模块、数据输出模块、n个中间数据寄存器、n/2个迭代结果寄存器、n个输出数据寄存器、n/2个校验节点运算模块、n/2个比特节点运算模块，

数据转换和控制模块的编码数据输出端分别与n个中间数据寄存器和n个迭代结果寄存器的输入端相连；数据转换和控制模块的帧头输出端分别与n个输出数据寄存器的帧头输入端相连；

n个中间数据寄存器按照编号顺序分为1～n/2组，同组的中间数据寄存器的输出端分别与编号相同的一个校验节点运算模块的输入端和一个比特节点运算模块的输入端相连；

n/2个迭代结果寄存器按照编号顺序分为1～n/2组，同组的迭代结果寄存器的输出端与编号相同的一个比特节点运算模块相连的输入端；

n个输出数据寄存器按照编号顺序分为1～n/2组，按照组的编号将输出数据寄存器的输入端分别与n/2个比特节点运算模块的输出端相连；比特节点运算模块同时与两个输出数据寄存器相连；

n个输出数据寄存器的输出端与数据输出模块的输入端相连；并由数据输出模块将译码数据输出。

所述n个中间数据寄存器为双口block RAM。

本实用新型与现有技术相比具有如下优点：

(1)采用2个校验节点模块和16个变量节点模块的半并行数据处理方式，使资源占用和运算效率取得平衡优化。相对于完全串行的处理方式，可以使得在缓存3帧数据的情况下迭代运算次数增加一倍；相对于完全并行的处理方式，可以大量节省芯片资源占用，使得在较低端芯片上实现此规模的译码成为可能。另外，以此种方法为基础，为相邻两帧数据分配独立的运算单元，在少量增加硬件资源支出的情况下可以进一步提高系统的工作频率。根据实际工程需求，对时序控制部分作适当修改，还可以在降低工作频率百分之五十的情况下再增加一倍的迭代次数，提供更优的译码效果。

(2)采用半并行的数据处理方式也会产生大量的中间数据。如果在对码长较短LDPC码进行译码的情况下，可以采用FPGA的片内寄存器资源进行临时存储。但对(8176，7154)这种码长较长的LDPC码进行译码，片内的寄存器资源就会不足，而且运算中频繁的对不同位置的寄存器进行读写访问也会降低系统的工作频率。基于此，设计中采用了BlockRam作为中间数据的存储，有效利用FPGA内部的专用电路从而大量节省了逻辑和布线资源，解决了以上问题。另外，由于BlockRam寻址读写的特点，也增加了设计的可移植性。