[实用新型]一种应用于多电源FPGA的上电复位电路

说明书

技术领域

本实用新型属于集成电路领域，尤其涉及一种应用于多电源FPGA的上电复位电路。 

背景技术

目前，FPGA都支持多电源技术，在多电源上电的过程中存在相互配合的问题。现有的上电复位电路存在设计不合理的问题，可能导致产生的复位信号电平错误，从而对内部电路造成异常或损坏。 

实用新型内容

为了解决上述技术问题，本实用新型实施例的目的在于提供一种应用于多电源FPGA的上电复位电路。 

本实用新型实施例是这样实现的，一种应用于多电源FPGA的上电复位电路，所述电路包括： 

侦测电源上电的电阻分压电路，与所述电阻分压电路相连的反相器，与所述反相器的输出端相连的施密特反相器，所述施密特反相器包括控制其电源开关的NMOS管，所述上电复位电路还包括上电时控制所述施密特反相器输出的开关PMOS管，所述开关PMOS管与所述施密特反相器相连。

进一步地，所述电路还包括： 

与所述施密特反相器相连的1.8V的PMOS管P7和1.8V的NMOS管N7。

在本实用新型中，在以往的复位电路的基础上，在施密特反相器的电源端引入电源电压控制的NMOS管，同时，在施密特反相器的输出端引入电源电压控制的PMOS管作为下拉管，消除在上电过程中，由于施密特反相器没有开启而导致的输出三态。这样，就避免了现有的上电复位电路存在设计不合理时，可能导致产生的复位信号电平错误，从而对内部电路造成异常或损坏的问题。 

附图说明

图1是本实用新型实施例提供的上电复位电路的结构框图； 

图2是本实用新型实施例提供的上电复位电路的电路结构图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。 

图1示出了本实用新型实施例提供的上电复位电路的结构，该电路包括：侦测电源上电的电阻分压电路11，与所述电阻分压电路11相连的的反相器12，与所述反相器12的输出端相连的施密特反相器13，所述施密特反相器13包括控制其（施密特反相器13）电源开关的NMOS管。所述上电复位电路还包括上电时控制所述施密特反相器13输出的开关PMOS管14，所述开关PMOS管14与所述施密特反相器13的输出端相连。 

参阅图2，本实用新型实施例提供的上电复位电路的电路结构，其中，VCCAUX为3.3V电源电压，VCCINT为1.8V电源电压。P0~P6，以及P9是3.3V的PMOS管，N0~N6为3.3V的NMOS管，P7~P8为1.8V的PMOS管，N7~N8为1.8VNMOS管。N6是VCCINT接入施密特反相器的开关，由VCCAUX控制，即当VCCAUX上电到使N6开启时，VCCINT才能作用于施密特反相器。P9是VCCAUX控制的开关下拉管，即当VCCAUX上电初期，实现下拉功能；当VCCAUX上电到使P9关闭时，电路正常工作。 

P0~P1，N0~N1构成分压电路，用于控制VCCAUX的上电复位信号的触发点。P3和N2构成的反相器对分压后的信号进行整形。P4~P6，N3~N5构成施密特反相器，实现VCCAUX到VCCINT的电平转换，同时，对经过P3和N2构成的反相器输出下降沿波形的整形。P7和N7，以及P8和N8 用于对施密特输出的上电复位信号进一步整形，可根据实际输出需要上升沿或下降沿而选择只接入P7和N7，还是P7和N7以及P8和N8都接入。 

因为存在多电源上电，因此上电顺序的不同对上电复位电路的影响也不同。若VCCAUX先上电，则N6处于开启状态，此时，若VCCINT没上电，则C点作为后续反相器的输入会存在不定态，若C点在VCCINT上电时处于一个中间态，则会导致输出不正确的上电复位信号，为了避免这种情况出现，加入P9作为VCCAUX控制的下拉开关管，这样，即使VCCINT没上电，由于VCCAUX上电初期对C进行了下拉而使该点处于所需的低电平。若VCCINT先上电，则由于VCCAUX没有开启N6而不会影响C点的初始电位，使之保持为低电平。此时，加入P9可以更明确的在VCCAUX上电时，使C点的初始态为确定的低电平。