[实用新型]一种逻辑译码电路有效
| 申请号： | 201120313088.4 | 申请日： | 2011-08-24 |
| 公开（公告）号： | CN202178753U | 公开（公告）日： | 2012-03-28 |
| 发明（设计）人： | 张盛;胡铁刚;周小爽 | 申请（专利权）人： | 杭州士兰微电子股份有限公司 |
| 主分类号： | H03K19/094 | 分类号： | H03K19/094 |
| 代理公司： | 杭州宇信知识产权代理事务所(普通合伙) 33231 | 代理人： | 张宇娟 |
| 地址： | 310012*** | 国省代码： | 浙江;33 |
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| 摘要： | |||
| 搜索关键词： | 一种 逻辑 译码 电路 | ||
1.一种逻辑译码电路，其特征在于，包括NMOS逻辑单元和电平恢复单元；所述NMOS逻辑单元包括至少两个NMOS管，各NMOS管的栅端作为数据选择端，各NMOS管的源端作为数据输入端，各NMOS管的漏端相连作为NMOS逻辑单元的输出端并输出逻辑译码值；电平恢复单元的输入端接NMOS逻辑单元的输出端，用于将NMOS逻辑单元输出的逻辑译码值的高电平电压上拉至电源电压，同时对NMOS逻辑单元输出的逻辑译码值进行缓冲输出。
2.如权利要求1所述的逻辑译码电路，其特征在于，所述电平恢复单元包括PMOS管、第一反相器和第二反相器；PMOS管的源端接电源，PMOS管的漏端接NMOS逻辑单元的输出端，第一反相器和第二反相器串接，第一反相器的输入端接NMOS逻辑单元的输出端，第一反相器的输出端接PMOS管的栅端和第二反相器的输入端，第一反相器输出端的输出为逻辑译码电路的第一缓冲输出，第二反相器输出端的输出为逻辑译码电路的第二缓冲输出。
3.如权利要求1或2所述的逻辑译码电路，其特征在于，所述NMOS逻辑单元为多路数据选择逻辑单元、多路与逻辑单元、多路与非逻辑单元、多路或逻辑单元、多路或非逻辑单元、多路同或逻辑单元、多路异或逻辑单元中的一种。
4.如权利要求1或2所述的逻辑译码电路，其特征在于，所述NMOS逻辑单元为两路与逻辑单元，所述NMOS管为两个，其中一个NMOS管的源端的输入信号为0，两个NMOS管的栅端的输入信号互为相反信号。
5.如权利要求1或2所述的逻辑译码电路，其特征在于，所述NMOS逻辑单元为两路或逻辑单元，所述NMOS管为两个，其中一个NMOS管的源端的输入信号为1，两个NMOS管的栅端的输入信号互为相反信号。
6.如权利要求1或2所述的逻辑译码电路，其特征在于，所述NMOS逻辑单元为两路异或/同或逻辑单元，所述NMOS管为两个，两个NMOS管的源端的输入信号互为相反信号，两个NMOS管的栅端的输入信号互为相反信号。
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