[实用新型]一种逻辑译码电路

说明书

技术领域

本实用新型涉及集成电路领域，尤其涉及一种逻辑译码电路。

背景技术

在传统CMOS逻辑中，对应N个输入端的逻辑门，其上拉网络及下拉网络分别需要N个MOSFET实现。如图1所示，PMOS管100、PMOS管101及NMOS管102、NMOS管103构成了二输入与非门10。与非门10、与非门11、与非门12、与非门13实现了三输入数据选择器。从图1可知，该数据选择器共需要9个PMOS管及9个NMOS管。

为减少有源器件的数量，降低成本，传统技术中还采用NMOS逻辑单元。图2所示为用NMOS逻辑单元实现的与门，S₁，S₂分别为NMOS管开关210，211的数据选择信号，D₁，D₂分别作为NMOS管开关210，211的数据输入端。输入in₂为高电平时，NMOS管开210导通，将输入in₁复制至输出Z。当输入in₂为低电平时，NMOS管211导通，将逻辑低电平复制至输出Z。但采用NMOS逻辑单元，若不采用特殊方法，输出逻辑高电平一般存在阈值损失，其电平值只能达到V_DD-V_TN其中V_DD为电源电压，V_TN为NMOS的阈值电压。这样会使电路的抗噪声能力减弱，或引起后续CMOS逻辑的亚阈值漏电，使系统功耗增大。

通常为避免采用NMOS逻辑单元的电路引起的阈值损失问题，可使用以下方法：1、采用额外升压电路，产生高电压V_DDH，为高电压逻辑供电，用以控制NMOS管310和NMOS管311的栅端，NMOS开关漏端的逻辑高电平仍用正常的电压。如图3a所示，附加的升压电路312及高电压逻辑(简称HV)，增加了系统的复杂性。2、采用传统的电平转换电路，如图3b所示，该电平转换电路323将NMOS逻辑单元门的输出信号经过电平转换后输出至后级逻辑，但这需要一个额外的降压电路322及电平转换电路323，其中降压电路产生低电压V_DDL，为电平转换电路供电。3、将单个NMOS管开关采用互补CMOS开关代替，如图3c所示，这一方法使用的有源器件数目虽然较如图1所示的传统互补CMOS与非门组成的开关更少，但其需要正反两组控制信号S₁、S₂与SN₁、SN₂，分别控制CMOS开关中的NMOS管及PMOS管，这同样会增加芯片的布线开销，增加芯片成本。

实用新型内容

为克服因采用NMOS逻辑单元引起阈值损失，以及进一步降低系统复杂性以及成本开销，本实用新型公开了一种逻辑译码电路，该逻辑译码电路包括NMOS逻辑单元和电平恢复单元；所述NMOS逻辑单元包括至少两个NMOS管，各NMOS管的栅端作为数据选择端，各NMOS管的源端作为数据输入端，各NMOS管的漏端相连作为NMOS逻辑单元的输出端并输出逻辑译码值；电平恢复单元的输入端接NMOS逻辑单元的输出端，用于将NMOS逻辑单元输出的逻辑译码值的高电平电压上拉至电源电压，同时对NMOS逻辑单元输出的逻辑译码值进行缓冲输出。

进一步的，所述电平恢复单元包括PMOS管、第一反相器和第二反相器；PMOS管的源端接电源，PMOS管的漏端接NMOS逻辑单元的输出端，第一反相器和第二反相器串接，第一反相器的输入端接NMOS逻辑单元的输出端，第一反相器的输出端接PMOS管的栅端和第二反相器的输入端，第一反相器输出端的输出为逻辑译码电路的第一缓冲输出，第二反相器输出端的输出为逻辑译码电路的第二缓冲输出。

进一步的，所述NMOS逻辑单元为多路数据选择逻辑单元、多路与逻辑单元、多路与非逻辑单元、多路或逻辑单元、多路或非逻辑单元、多路同或逻辑单元、多路异或逻辑单元中的一种。

进一步的，所述NMOS逻辑单元为两路与逻辑单元，所述NMOS管为两个，其中一个NMOS管的源端的输入信号为0，两个NMOS管的栅端的输入信号互为相反信号。

进一步的，所述NMOS逻辑单元为两路或逻辑单元，所述NMOS管为两个，其中一个NMOS管的源端的输入信号为1，两个NMOS管的栅端的输入信号互为相反信号。

进一步的，所述NMOS逻辑单元为两路异或/同或逻辑单元，所述NMOS管为两个，两个NMOS管的源端的输入信号互为相反信号，两个NMOS管的栅端的输入信号互为相反信号。