[实用新型]分层 DRAM 感测

说明书

技术领域

本实用新型涉及动态随机存取存储器(DRAM)领域，并且特别是涉及这些存储器中的二进制状态的感测。

背景技术

典型的商品DRAM偏好页面样式的结构，该结构容许对顺序可寻址存储器位置进行更迅速的存取。US专利5995443中描述了一种有利的结构(同步存储器器件)的范例。

其它结构在DRAM中得到了使用，特别是在存储器被嵌入或用于支持诸如高速缓存或图形的专门应用的地方。US专利5544306中描述了范例。

附图说明

图1是示出子阵列、全局位线(GBL)以及全局感测和I/O电路的布置的框图；

图2是示例布置在图1的每个子阵列中的局部感测放大器的单个集群(cluster)的框图；

图3是单个子阵列感测放大器(局部感测amp)及其关联的位线、字线、预充电电路和均衡电路的电示意图；

图4是全局感测电路、写入缓冲器和输入/输出(I/O)电路的电示意图；

图5是图1-4的电路的操作的时序图。

具体实施方式

公开了用于动态随机存取存储器(DRAM)的分层感测结构。在以下描述中，提出了诸如字线和位线的具体数量的许多具体细节，以提供对本实用新型的充分的理解。对于本领域技术人员来说，可以实施本实用新型而无这些具体细节是明显的。在其它实例中，不详细描述诸如地址解码器的公知电路，以避免不必要地模糊本实用新型。

通常，DRAM布置在特别是适用于增量寻址的页面样式的结构中。对于诸如用于图形处理器的一些应用或DRAM为高速缓存存储器的一部分的地方，这不总是最佳结构。如将看到的，本公开描述更传统的页面样式DRAM结构的替代布置。

使用互补金属氧化物(CMOS)技术作为使用已知处理技术的单个集成电路来制造以下描述的具有分层感测的DRAM。

分层(局部和全局)感测结构

在一个实施例中，DRAM制造有多个内存库(bank)(例如，512)；图1中示出了一个该内存库。内存库均包括多个子阵列(例如，8)，该多个子阵列在图1中分别示为子阵列0、1…n并编号为10、12和14。每个子阵列包括多个集群，诸如子阵列10的集群20和26，其中，每个集群具有多个感测放大器(感测amp)，该多个感测放大器以下通常称作局部感测amp(LSA)。位线、预充电和均衡电路与的集群内的每个LSA关联，如以下结合图2描述的。

全局位线(GBL)的对在每个子阵列中的一个集群与全局感测amp和其关联的电路中的端子之间延伸，关联的电路由如图1的共同(collective)全局感测和I/O电路16的电路32示出。图4是感测电路32的电示意图，包括其数据输入和写入缓冲器。GBL 22和24是连续线，并且如将看到的，GBL 22和24的预充电与和每个LSA关联的局部位线的预充电是分开的。第二组GBL 28和30示为从子阵列10中的集群26延伸到共同全局感测和I/O电路16。GBL的对在每个子阵列中的集群与全局感测amp和诸如电路32的其关联的电路之间延伸。

诸如图1的集群20的集群示于图2中，其具有LSA(20(1)至20(n))和它们关联的位线对。集群中的诸如LSA 40的每个LSA包括其关联的位线对，诸如位线42和其互补位线44，并且如以下将对图3描述的，包括预充电和均衡电路。多个单元连接至每个位线40和44并且由集群中的所有感测amp和子阵列中的所有集群共用的字线(WL)选择。在读取循环期间，子阵列中的所有LSA被致能，然而，仅每个集群中的一对位线连接至其关联的GLB。集群中特定局部位线对的选择受到列信号Y₀-Y_n的控制。从而，仅来自与集群中的单个LSA关联的单个单元和来自单个子阵列的数据读取到GBL的对上。来自与选择的集群中的其它LSA关联的未选择的单元的数据被恢复。在更新操作中，没有位线对由Y₀-Y_n信号选择，更新局部地执行。子阵列中的所有集群选择相同的WL，并接收相同预充电(PC)信号和感测amp致能(SAE)信号。

集群中的单个感测放大器的选择提供第一级复用，而在全局感测和I/O电路16的输出端发生第二级复用。例如，在“块(chunk)”信号的控制下，数据在来自电路32和34的I/O线上复用。针对图4中的数据输出电路详细描述了这个。类似的布置用于数据输入。

局部感测