[实用新型]多芯片晶圆级半导体封装构造

说明书

技术领域

本实用新型涉及一种多芯片晶圆级半导体封装构造，特别是有关于一种可以提供具多个芯片的微型化系统封装模块的晶圆级半导体封装构造。

背景技术

现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造，上述系统封装又可再分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。此外，也有为了缩小封装构造体积而产生的设计概念，例如晶圆级封装构造(wafer level package，WLP)、芯片尺寸封装构造(chip scale package，CSP)以及无外引脚封装构造(qua-flat no-lead package，QFN)等。

举例来说，请参照图1所示，其揭示一种由现有晶圆级封装构造(WLP)构成的封装体上堆叠封装体(POP)构造，其包含一第一晶圆级封装构造100及一第二晶圆级封装构造200，其中所述第一晶圆级封装构造100包含一第一芯片11、一第一封装胶材12、一第一重布线层(re-distributed layer，RDL)13、数颗第一凸块l4及数个穿胶导通孔(through molding via，TMV)15，所述穿胶导通孔15贯穿所述第一封装胶材12，且其底端通过所述第一重布线层13电性连接所述第一凸块14，及其顶端电性连接所述第一封装胶材12上表面的数个转接垫l6；同时，所述第二晶圆级封装构造200包含一第二芯片21、一第二封装胶材22、一第二重布线层23及数颗第二凸块24。在组装时，所述第二晶圆级封装构造200堆叠在所述第一晶圆级封装构造100的所述第一封装胶材12上，且所述第二凸块24电性连接所述转接垫16。因此，所述第二芯片21可以通过所述第二重布线层23、第二凸块24、转接垫16、穿胶导通孔15、第一重布线层13及第一凸块14来形成一输入/输出的电性连接路径，以传输所述第二晶圆级封装构造200的电源、信号或做为接地用途。

然而，上述现有晶圆级封装构造构成的封装体上堆叠封装体构造的问题在于：虽然可以将二个或以上的晶圆级封装构造100、200堆叠在一起成为一种微型化系统封装(SIP)构造，但是由于所述第一晶圆级封装构造100必需在所述第一封装胶材l2内设置足够数量的穿胶导通孔15以供对应连接所述第二晶圆级封装构造200的第二凸块24，因此所述第一封装胶材12必需具备足够的体积，这导致所述第一晶圆级封装构造100的整个体积无法被进一步缩小，不利于系统封装构造的微型化。反之，若要控制所述第一封装胶材12仅具一有限体积，则所述第一封装胶材12将无法设置太多的穿胶导通孔15，如此也将使所述第二晶圆级封装构造200的第二凸块24数量受到限制，进而影响系统封装构造所能提供的芯片计算能力。再者，受限于目前制作所述穿胶导通孔15的技术水平，其制作的良率也仍旧相对低落。结果，目前封装产业难以在有限的封装空间内更进一步设计出比现有晶圆级封装构造的POP架构具有更高电路布局密度的微型化系统封装设计。

故，有必要提供一种多芯片晶圆级半导体封装构造，以解决现有技术所存在的问题。

实用新型内容

有鉴于此，本实用新型提供一种多芯片晶圆级半导体封装构造，以解决现有晶圆级封装技术所存在的无法兼顾高电路布局密度及堆叠体积微型化的技术问题。

本实用新型的主要目的在于提供一种多芯片晶圆级半导体封装构造，其是在制造期间是先制作重布线电路层，再于重布线电路层的一侧依序结合至少一第一芯片及一具柱状凸块的间隔层，并利用间隔层上的重布线层的重分布接垫来结合至少一第二芯片，且在重布线电路层另一侧设置外接凸块做为输入/输出端子，如此可以在不使用POP架构的情况下完成多个芯片的模块化封装，而直接建构一个多芯片的晶圆级半导体封装(wafer level package，WLP)构造，因此有利于增加单一封装构造本身的电路布局密度、提升封装构造的散热效率，并进而使晶圆级封装构造的体积能顺利实现轻薄短小化。

为达成本实用新型的前述目的，本实用新型提供一种多芯片晶圆级半导体封装构造，其中所述多芯片晶圆级半导体封装构造包含：

一重布线电路层，具有一第一表面及一第二表面；

至少一第一芯片，位于所述重布线电路层的第一表面上，并电性连接到所述重布线电路层；