[发明专利]用于存储器设备的接口方法和装置

说明书

相关申请

这是要求于2010年1月28日提交的美国临时专利申请No.61/299,158的权益的国际专利合作条约专利申请，该美国临时专利申请No.61/299,158通过引用的方式全部并入本文。

背景技术

传统上，诸如动态随机存取存储器(DRAM)之类的存储器被设计为严格地根据来自存储器控制器的命令来进行操作，使得已知的DRAM设备以被动方式且无偏差地执行接收到的命令。因此，传统上，DRAM设备几乎没有独立的逻辑，并因此表现出了较低程度的自治性。例如，同步DRAM(SDRAM)设备根据时钟信号来进行操作，使得必须根据与时钟信号相关联的严格的定时准则来接收、处理和输出通信(例如，读、写、数据通信)。

传统的DRAM物理接口包括单独的地址和数据线以及单独的命令线，以适应存储器控制器与存储器设备之间的通信。为了执行读或写操作，存储器控制器首先发送被称作行地址的地址的一部分，DRAM使用该行地址来识别存储体(bank)并且读取相应的行。然后，存储器控制器发送列地址来识别打开的(open)行中的特定的高速缓存行(cache line)。此外，存储器控制器发送单独的控制信号以区分行地址和列地址。因此，DRAM依赖于来自存储器控制器的大量信号和通信以用于其大量操作。

附图说明

图1描绘了存储器控制器与存储器之间的接口配置的框图。

图2描绘了可以用于将读和/或写请求从存储器控制器传送到存储器设备的示例性读/写总线分组。

图3描绘了可以用于将提示(hint)信息从存储器控制器传送到存储器设备的示例性提示总线分组。

图4描绘了可以用于将响应通信从存储器设备传送到存储器控制器的示例性响应总线分组。

图5描绘了将存储器控制器与多个存储器设备互连的存储器总线的示例性印刷电路板(PCB)配置的等角视图。

图6描绘了具有多个存储器芯片和与这些存储器芯片进行通信的存储器总线接口的示例性PCB直插式存储器模块。

图7是可以用于经由存储器总线接口进行通信并且处理提示信息的存储器模块控制器的框图。

图8是被配置为经由图1、图5和图7的存储器总线接口与图1、图5和图7的DARM进行通信的存储器控制器的示图。

图9A和图9B描绘了可以由存储器模块执行以处理存储器存取请求和提示信息的示例性过程的流程图。

图10描绘了可以在存储器模块中实现以处理接收的提示信息的示例性过程的流程图。

图11描绘了可以在存储器控制器中实现以生成提示信息的示例性过程的流程图。

图12描绘了示例性3D芯片堆叠存储器模块。

具体实施方式

本文所公开的示例性的方法、装置和制品可以用于促进比可以使用传统的DRAM接口设计所达到的更大的可扩展性，同时不增加(或者不显著增加)处理器开销。除了更大的可扩展性以外，本文所公开的示例性方法、装置和制品还可以用于与存储器设备连接以达到更高带宽的存储器存取以及更高功效和时效的存储器存取。结合动态随机存取存储器(DRAM)架构公开了示例性的方法、装置和制品，但是也可以结合包括忆阻器存储器设备、相变RAM(PCRAM)设备、静态RAM(SRAM)设备、铁电RAM(FRAM)设备等的其它类型的存储器来实现示例性方法、装置和制品。

传统上，DRAM设备被设计为严格地根据来自存储器控制器的命令来进行操作，使得已知的DRAM设备以被动方式且无偏差地执行接收到的命令。因此，传统上，DRAM设备几乎没有独立的逻辑，并因此表现出较低程度的自治性。例如，同步DRAM(SDRAM)设备根据时钟信号来进行操作，使得必须根据与时钟信号相关联的严格的定时准则来接收、处理和输出通信(例如，读、写、数据通信)。此外，传统的DRAM设备的物理接口对扩展容量以及达到更高数据速率的通信构成了限制。也即是说，传统的DRAM物理接口包括不容易扩展的单独的地址和数据线以及单独的命令线。此外，传统的DRAM物理接口适应存储器控制器与存储器设备之间的通信，而不适应存储器设备到存储器设备的通信。