[发明专利]PLL频率合成器

说明书

技术领域

本发明主要涉及作为半导体集成电路的在无线通信装置、无线测定器等中使用的PLL(Phase-Locked Loop)频率合成器。

背景技术

近年来，随着半导体的微细化、高速化，取代使用充电泵电路并以模拟电压控制输出频率的模拟PLL频率合成器，而正研究以数字方式控制电压控制振荡器的数字PLL频率合成器(例如，参照专利文献1、2，非专利文献1)。

使用附图对以往的数字PLL频率合成器的动作进行说明。图17是表示以往的数字PLL频率合成器100的构成的框图。在该图中，111是累积加法器，112是相位比较器，113是数字环路滤波器，114是增益调整器，115是数字控制振荡器，121是正弦波数字变换器，116是计数器，117以及120是锁存电路，118是数字相位检测器，119是重新计时电路。

向数字PLL频率合成器100输入来自外部的基准水晶振荡器的基准信号FREF、和来自外部的寄存器等的频率控制字FCW。在累积加法器111中，通过按照基准信号FREF的每周期来累积频率控制字FCW，由此得到基准相位信息Rr[k]。在此，[k]是指对应于驱动累积加法器111的时钟的第k个(k为整数)的迁移而输出的信号。

此外，频率控制字FCW是基准信号FREF的频率与数字控制振荡器115的输出信号的所希望频率之比。即，若将数字控制振荡器115的输出信号的所希望频率设为fosc，将基准信号FREF1的频率设为fr，则表示为fosc＝FCW×fr。另外，一般而言，FCW包括小数值，fosc被设定为比fr更高的频率。

数字控制振荡器115的输出信号在正弦波数字变换器121中，被从正弦波变换为数字时钟信号CKV。在计数器116中，对时钟信号CKV的上升沿(的时钟迁移)的数量进行计数，输出与时钟信号CKV的上升沿同步变化的计数值Rv[i]。在此，[i]是指对应于时钟信号CKV的第i个(i为整数)迁移而输出的信号。在锁存电路117中，该计数值Rv[i]按照基准信号FREF的每个周期被锁存，并作为振荡信号相位信息Rv[k]而输出。

进而，由数字相位检测器118检测基准信号FREF与时钟信号CKV的小的(时钟信号CKV的周期以下的分辨率的)相位差ε，按照基准信号FREF的每个周期在锁存电路120中积蓄，并作为ε[k]而输出。

通过在相位比较器112中对这些相位信息Rr[k]、Rv[k]、ε[k]进行加减法运算，从而得到基准信号FREF、与作为数字控制振荡器115的输出的时钟信号CKV的相位误差信号PHE[k]。相位误差信号PHE[k]通过数字环路滤波器113被去掉高频分量，经由增益调整器114进行了振荡器的增益调整等的处理后，返回到振荡器115，控制振荡器115的频率。

图18是专利文献2、非专利文献1的图4.13等中公开的数字相位检测器118的框图，图19是图18的时间数字变换器(TDC)401的框图，图20(a)以及图20(b)是用于说明在图18所示的数字相位检测器118中计算相位差ε的结构的时间图。

根据图19，TDC401由L级(L为2以上的整数)的串联连接的延迟电路502、将各延迟电路502的输出作为输入的L个锁存电路504、接受L个锁存输出Q(0)～Q(L-1)的沿检测器构成。

如图19所示，通过对第1级的延迟电路502输入由振荡器115的输出信号生成的时钟信号CKV，并对锁存电路504的时钟使用基准信号FREF，从而对与时钟信号CKV和基准信号FREF的相位差相关的信息进行了数字变换而得到的值Q(0)～Q(L-1)从各锁存电路504输出。图19的沿检测器根据这些值求出时钟信号CKV的上升沿的相位信息(图18的ΔTr)与时钟信号CKV的下降沿的相位信息(图18的ΔTf)，并将其输出到图18的标准化电路(NORM)402。在标准化电路(NORM)402中，基于ΔTf与ΔTr的值，计算出以时钟信号CKV的1周期的时间标准化了的基准信号FREF的上升沿与紧随其后的时钟信号CKV的上升沿的相位差“ε”。具体地说，例如如图20(a)以及图20(b)所示，在ΔTr≤ΔTf的情况下计算为ε＝1-ΔTr/2(ΔTf-ΔTr)，在ΔTr＞ΔTf的情况下计算为ε＝1-ΔTr/2(ΔTr-ΔTf)。此外，由于ΔTf、ΔTr的时间分辨率是图19的1级延迟电路的延迟时间的分辨率，所以相位差ε也被规定为相同的时间分辨率。