[发明专利]体连结不对称N型场效应晶体管

说明书

技术领域

本发明的示例实施例大体上涉及场效应晶体管(FET)并且更具体地涉及体连结(body-tied)FET。

背景技术

半导体芯片和集成电路芯片已经由于它们持续减少的成本和尺寸而变得在许多产品中无处不在。在微电子产业中以及在涉及到微观结构(例如微机械、磁阻头等)构造的其它产业中一直希望减少结构特征和微电子器件的尺寸和/或针对给定的芯片尺寸提供更大数量的电路。小型化一般允许以更低功率电平更低和更低成本增加性能(每时钟周期更多处理和生成更少的热)。当前技术处于或者接近某些微器件(例如，诸如逻辑门、FET和电容器)的原子级缩放比例。具有数以亿计这样的器件的电路芯片并非罕见。进一步尺寸减少似乎接近在其半导体衬底上和内嵌入的迹线和微器件的物理限制。本发明涉及这样的微型尺寸的器件。

基本上，FET是具有源极、栅极和漏极的晶体管。FET的动作依赖于多数载流子沿着在源极与漏极之间穿过栅极伸展的沟道的流动。经过在源极与漏极之间的沟道的电流由在栅极之下的横向电场控制。

如本领域技术人员所知，P型FET(PFET)在栅极端子相对于源极处于低或者负电势时接通以允许电流从源极流向漏极。当栅极电势为正或者与源极相同时，P型FET关断并且不导通电流。另一方面，N型FET(NFET)在栅极端子相对于源极为高或者正时允许电流从源极流向漏极。当栅极端子为负或者与源极相同时，N型FET关断并且不导通电流。注意，在这些情况中的每种情况下，存在用于触发FET的致动的阈值电压(例如在栅极端子处)。

多于一个的栅极(多栅极)可以用来更有效地控制沟道。栅极的长度确定FET多么快地切换，并且可以大约与沟道的长度(即在源极与漏极之间的距离)相同。多栅极FET被视为用于使互补金属氧化物半导体(CMOS)FET技术按比例缩减至亚22nm域(regime)的有希望的候选。然而这样的小尺度需要对性能问题(比如短沟道效应、穿通、金属氧化物半导体(MOS)泄漏电流并且这里具体相关的是存在于多栅极FET中的寄生电阻)的更大控制。

已经通过使用一个或者多个鳍形沟道来成功减少FET的尺寸。运用这样的沟道结构的FET可以称为FinFET。CMOS器件以前沿着半导体衬底的表面基本上平坦而在沟道的顶部之上设置的FET栅极例外。鳍通过使用横向沟道结构以便最大化向栅极暴露的沟道的表面积来脱离这一范式。栅极更强地控制沟道，因为它在沟道的多于一侧(表面)之上延伸。例如，栅极可以包围三维沟道的三个表面而不是仅越过传统平面沟道的顶表面来设置。

一种用于影响阈值电压(例如增加阈值电压从而有利于在不同栅极长度内的更恒定阈值电压)的技术是在栅极边缘之下使用局部注入的掺杂物。这称为“晕圈(halo)”注入。作为非限制例子，晕圈注入可以包括硼和/或铟。

绝缘体上硅(SOI)晶片已经用来开发由此在体硅“操纵(handling)”衬底之上的绝缘体上形成的有源层中提供的单晶硅的提高质量。可以在其它半导体材料及其合金的相似结构中开发相似属性。有源层的半导体材料的提高质量允许晶体管和其它器件缩放至极小尺寸而电特性的均匀性良好。

遗憾的是，绝缘体层(该绝缘体层支持开发质量提高的半导体材料)的存在也带来晶体管结构中的在现有技术中称为浮体效应的问题。浮体效应是在具有绝缘体层的衬底上形成的晶体管特有的。中性浮体由在晶体管导通沟道和浮体的端部形成相反极二极管结的源极/漏极和晕圈扩展区域电隔离，而栅极电极通过电介质与导通沟道绝缘。衬底中的绝缘体层完成导通沟道的绝缘并且因此防止可能在浮体中形成的任何电荷的放电。在晶体管未导通时向中性体中的电荷注入根据源极和漏极二极管特性而在导通沟道中形成电压。

由于沟道中的电荷收集而形成的电压具有变更晶体管的切换阈值的效果。这一效果又变更信号时序和信号传播速度，因为任何晶体管将具有有限回旋速率并且信号的上升时间和下降时间即使在栅极电容很小时仍然并非瞬时。因此可以定制源极和漏极的二极管特性以限制浮体中的电荷堆积。

为了这样做，可以使二极管结有些泄漏以允许晶体管的浮体在可接受的程度上放电。遗憾的是，由于FET经常对称地形成有相似或者相同源极和漏极杂质结构，所以开发这样的特性减少晶体管的“通”和“断”状态的电阻比(常称为通/断比)。一般希望大的通/断比以支持最大电路扇出(晶体管用可接受的切换速度可以驱动的晶体管栅极数目)并且提供与电源电压接近的最大信号电压摆幅。因此在限制浮体效应与维持适当通/断比之间存在折衷。