[发明专利]硅通孔光刻对准与配准

说明书

相关申请的交叉引用

本申请涉及下列题目为“PHOTOMASKS HAVING SUB-LITHOGRAPHIC FEATURE TO PREVENT UNDESIRED WAFER PATTERNING”的由同一申请人同时提交并受让给同一受让人的共同未决申请（代理卷号No.BUR920090062US1）。将该共同未决申请的全部内容通过引用并入本文中。

技术领域

本发明实施例一般涉及制造集成电路器件的方法，以及更具体而言涉及消除在掩模工艺控制标记之下的衬底内形成的开口的各种方法。

背景技术

制造集成电路器件时，通常利用掩模，该掩模包括确定该掩模位于相对于衬底的适宜位置内的工艺控制标记。例如：使用硅通孔(through silicon via，TSV)导电接触接地晶片的背侧。TSV的用途包括接地的发射极SiGe、绝缘的TSV硅载体等等。针对绝缘的TSV方法，使用占位（placeholder）多晶硅对TSV进行构图、蚀刻及填充，稍后去除该多晶硅并重新填入导体，例如，钨。本公开描述用于集成电路技术（例如绝缘和接地的TSV以及其它结构）的用于对准、测量覆盖（overlay）以及测量临界尺寸的光刻标记。

对于绝缘的TSV，在深沟槽电容和/或浅沟槽隔离形成之前，构图并蚀刻TSV开口。对于接地的TSV，在接触模块内形成晶体管之后，构图并蚀刻TSV开口。形成这种结构的问题包括：该掩模室（mask house）针对其掩模度量(临界尺寸(cd)、cd可变性等等)稍微随机地设置额外结构。如果这些额外形状与N阱P阱边界相交，或如果在错误的阱内，则该额外形状会导致高电阻短路路径，这将影响产量或可靠性。

蚀刻掩模用于从TSV中蚀刻掉牺牲多晶硅。以各向同性(湿式)与各向异性(干式)蚀刻的混合，进行该占位材料的去除工艺。如果蚀刻掩模形状位于硅之上，则大的腔被蚀刻到硅内，这种腔会毁坏下伏的结构。由于TSV与晶面的对准，这种额外结构也会加重晶片破损问题。

发明内容

本说明书公开了各种制造集成电路结构的方法。在一个示范实施例内，一种方法在衬底(例如，硅衬底)内形成第一开口，然后用保护层(例如，氧化物衬里)加衬第一开口。然后该方法将材料(例如，多晶硅材料)沉积到第一开口中。在一些实施例内，该方法可在硅衬底上形成一个或多个结构(例如保护衬垫、电容器、晶体管等)。

该方法也在硅衬底之上形成保护材料(例如，有机光致抗蚀剂掩模)。该有机光致抗蚀剂掩模包括工艺控制标记以及第二开口。该第二开口位于第一开口之上，并且与第一开口对准。该方法通过例如执行反应离子蚀刻以通过有机光致抗蚀剂掩模内的第二开口，从第一开口去除多晶硅材料，来执行材料去除工艺。

如果利用保护结构，该工艺控制标记位于该保护结构之上并与该保护结构对准。利用本说明书内的实施例，在硅衬底的切痕区域之上形成工艺控制标记，或该标记可形成在衬底的其它区域之上。

另外，该工艺控制标记可包括有机光致抗蚀剂掩模内的仅部分延伸通过该有机光致抗蚀剂掩模的亚光刻凹陷(也就是，小于最小光刻基本规则尺寸)，以便硅衬底在该工艺控制标记之下的部分不受反应离子蚀刻影响。在这样的实施例内，工艺控制标记没有完全延伸通过有机光致抗蚀剂掩模，而是仅部分延伸通过该掩模。因此，有机光致抗蚀剂掩模保护硅衬底的不在第二开口之下的部分。

另外，该工艺控制标记可包括非亚光刻，但却显着小于要使用该光掩模蚀刻的其它结构的凹陷。这导致更浅的特征，并且较少损坏硅衬底。

另外，对准、覆盖及其它光刻标记都设置在与要深蚀刻的特征相距足够的距离上，避免在化学机械抛光工艺导致下陷(dishing)或其它不均匀性时损坏这些光刻标记。

反应离子蚀刻包括会损坏该硅衬底的工艺。有机光致抗蚀剂掩模、氧化物衬里以及保护结构都保护该硅衬底不受这氧的反应离子蚀刻的影响。

附图说明

通过下列描述并参照附图，可更佳地了解本发明的实施例，这些附图并不需要依照比例绘制，其中：

图1为示例本说明书中的方法实施例的流程图；

图2为根据本说明书中实施例的集成电路结构的示意剖面图；

图3为根据本说明书中实施例的集成电路结构的示意剖面图；

图4为根据本说明书中实施例的集成电路结构的示意剖面图；

图5为根据本说明书中实施例的集成电路结构的示意剖面图；

图6为根据本说明书中实施例的集成电路结构的示意剖面图；