[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法。

背景技术

半导体集成电路，尤其是采用MOS(金属氧化物半导体)晶体管的集成电路，一直不断地进行高度集成化。伴随着此高度集成化，其中使用的MOS晶体管也微细化到了纳米等级。数字电路的基本电路为反相器电路(inverter circuit)，但构成此反相器电路的MOS晶体管一直微细化，就有：难以抑制漏电流、会发生热载体(hot carrier)效应所造成的可靠性的降低、以及因为要确保必要的电流量而不怎么能够缩小电路所占面积的问题。为了解决这样的问题，曾有称为Surroundnig Gate Transistor(SGT：环绕式栅极晶体管)的解决方案提出来，其中该SGT为具有相对于衬底在垂直方向配置源极、栅极、漏极，且栅极为包围岛状半导体层的构造(例如专利文献1、专利文献2、专利文献3)。

至于SGT的制造方法，则曾经提出有：在形成柱状半导体层后，进行沉积而形成栅极导电膜，然后进行平坦化，以硬掩模(hard mask)作为平坦化的阻挡层(stopper)，再进行回蚀(etch back)到剩下希望的栅极长度，然后形成绝缘膜侧壁(sidewall)，再进行栅极配线的图案化后，对栅极导电膜进行蚀刻的方法(专利文献4)。由于以硬掩模作为平坦化的阻挡层，因此可使栅极长度在晶圆的面内都一样。依照此高度集成化且高性能并可得到高良率的SGT的制造方法来制造的话，SGT的栅极电极的上表面会变得比柱状半导体层的上表面低。

另一方面，为了达成CMOS反相器的高度集成化，曾经提出有一种CMOS构造，此CMOS构造为在岛状半导体的周围形成栅极电极来构成NMOS晶体管，再在该栅极电极的周围形成筒状半导体层来构成PMOS晶体管而形成(专利文献5)。在专利文献5的CMOS构造中，因为栅极电极被岛状半导体及筒状半导体层包围在中间，因此为了施加电压至栅极电极，必须将与栅极电极相同材料的栅极配线通过筒状半导体层之上而配设。因而，栅极电极的上表面会如专利文献5中的图6所示般比筒状半导体层的上表面高。亦即，专利文献5的CMOS构造将难以采用上述专利文献4的制法来制造。

另外，已知：在静态型存储单元(static type memory cell)中，使驱动晶体管(driver transistor)的电流驱动力为存取晶体管(access transistor)的电流驱动力的2倍，就可确保动作稳定性(非专利文献1)。

若要利用：NMOS SGT的存取晶体管；以及在岛状半导体层的周围形成栅极电极来构成NMOS SGT驱动晶体管，再在该栅极电极的周围形成筒状半导体层来构成PMOS负载晶体管(load transistor)而形成的CMOS构造，来构成静态型存储单元，则为了确保动作稳定性而要实现让驱动晶体管的电流驱动力为存取晶体管的电流驱动力的2倍的话，就必须使栅极宽度变为2倍，所以要使用两个NMOS SGT驱动晶体管。换言之，存储单元的面积会增大。

此外，静态型存储单元往微细化发展，就会因为尺寸缩小而使得连接至存储节点(memory node)的MOS晶体管的栅极电容、扩散层电容减小，此时若有放射线从外部照射至静态型存储单元，就会沿着放射线的射程而在半导体衬底内产生电子空穴对，该电子空穴对的至少一方流入形成漏极的扩散层就会造成数据的反转，发生无法保持正确的数据的称为软错误(soft error)的现象。由于存储单元愈加微细化，连接至存储节点的MOS晶体管的栅极电容、扩散层电容的减小，会愈加比因放射线而产生的电子空穴对显著，因此该软错误现象在近年来不断微细化的静态型存储单元中成为重大的问题。因此，有：在静态型存储单元的存储节点形成电容器(capacitor)，以在存储节点确保充分的电荷量，来避免软错误，确保动作稳定性的报告曾经提出(专利文献6)。

（先前技术文献）

（专利文献）

专利文献1：日本特开平2-71556号公报

专利文献2：日本特开平2-188966号公报

专利文献3：日本特开平3-145761号公报

专利文献4：日本特开2009-182317号公报

专利文献5：日本特开平3-225873号公报

专利文献6：日本特开2008-227344号公报

（非专利文献）