[发明专利]用于集成电路中的存储器接口的占空比校正电路

权利要求书

1.一种集成电路IC，包括：

分离器电路，其被耦合以接收第一时钟信号，其中所述分离器电路基于所述第一时钟信号生成第二时钟信号和第三时钟信号；

第一延迟电路，其被耦合以接收所述第二时钟信号，其中所述第一延迟电路生成所述第二时钟信号的延迟版本；

第二延迟电路，其被耦合以接收所述第三时钟信号，其中所述第二延迟电路生成所述第三时钟信号的延迟版本；

校正器电路，其被耦合以接收所述第二时钟信号和所述第三时钟信号的延迟版本，其中所述校正器电路生成具有相对于所述第一时钟信号而修改的占空比的时钟输出信号。

2.根据权利要求1的集成电路，进一步包括：

第一选择器电路，其被耦合以从多个所述校正器电路中的每一个接收所述时钟输出信号，其中所述第一选择器电路选择并输出来自所述多个校正器电路之一的第一校正时钟输出信号；和

第二选择器电路，其被耦合以从多个所述校正器电路中的每一个接收所述时钟输出信号，其中所述第二选择器电路选择并输出来自所述多个校正器电路中的另一个的第二校正时钟输出信号。

3.根据权利要求2的集成电路，其中所述第二校正时钟输出信号是所输出的第一校正时钟输出信号的相移版本。

4.根据权利要求2的集成电路，其中所述第一校正时钟输出信号和第二校正时钟输出信号的相位基本上相差90度。

5.根据权利要求2的集成电路，进一步包括：

多个存储电路，其被耦合以接收所述第一校正时钟输出信号和所述第二校正时钟输出信号，其中所述多个存储电路由所述第一校正时钟输出信号和所述第二校正时钟输出信号的变换边沿所触发。

6.根据权利要求1的集成电路，其中所述校正器电路包括SR锁存器。

7.根据权利要求1的集成电路，其中所述分离器电路包括：

传输门，其被耦合以接收所述第一时钟信号，所述传输门生成所述第二时钟信号；和

反相器，其被耦合以接收所述第一时钟信号，所述反相器生成所述第三时钟信号，其中所述第三时钟信号是所述第二时钟信号的反相版本。

8.根据权利要求1的集成电路，其中所述第一延迟电路和所述第二延迟电路均包括多个串联连接的缓冲器。

9.一种占空比校正电路，包括：

第一脉冲生成器电路，其被耦合以接收第一时钟信号，其中所述第一脉冲生成器电路基于所述第一时钟信号生成第一脉冲信号；

第二脉冲生成器电路，其被耦合以接收第二时钟信号，其中所述第二脉冲生成器电路基于所述第二时钟信号生成第二脉冲信号；

锁存器，其被耦合以接收所述第一脉冲信号和所述第二脉冲信号，其中所述锁存器生成具有相对于时钟输入信号而修改的占空比的时钟输出信号。

10.根据权利要求9的集成电路，进一步包括：

分离器电路，其被耦合以接收所述时钟输入信号，其中所述分离器电路将所述时钟输入信号分离为第三时钟信号和第四时钟信号；

延迟链电路，其被耦合以接收所述第三时钟信号和所述第四时钟信号中的每一个，其中所述延迟链电路分别生成所述第三时钟信号和所述第四时钟信号中的每一个的延迟版本以作为所述第一时钟信号和所述第二时钟信号。

11.根据权利要求10的集成电路，其中所述延迟电路包括多个串联耦合的缓冲器以及被耦合以接收来自所述多个缓冲器中的每一个的输出的选择器电路。

12.根据权利要求9的集成电路，其中所述第二时钟信号是所述第一时钟信号的反相版本。

13.根据权利要求9的集成电路，其中所述第一脉冲信号设置所述锁存器并且所述第二时钟信号重置所述锁存器。

14.根据权利要求9的集成电路，其中所述第一脉冲生成器电路和所述第二脉冲生成器电路均包括：

可配置延迟链电路，其被耦合以接收所述第一时钟信号或所述第二时钟信号之一；

耦合到所述可配置延迟链的输出的反相器；和

耦合到所述反相器的输出以及所述第一时钟信号或所述第二时钟信号之一的逻辑门，

由此所述第一脉冲生成器和所述第二脉冲生成器中的每一个生成具有比所述时钟输入信号的脉冲更小的宽度的脉冲。