[发明专利]用于集成电路中的存储器接口的占空比校正电路

说明书

背景技术

在数字电路中，时钟信号对电路内不同部分之间以及不同电路之间的通信进行同步。被设计为利用时钟信号进行操作的电路可以在时钟信号的上升或下降沿进行响应。单倍数据速率(SDR)存储接口通常仅采用上升或下降沿之一来传输数据。另一方面，双倍数据速率(DDR)存储器接口在时钟信号的上升沿和下降沿都传输数据。因此，DDR存储器接口中的数据传输速率是常规SDR存储器接口的传输速率的两倍快。

随着数据速率的提高，由于可以在其间捕捉有效数据的窗口大小可能减小并潜在地导致数据丢失，所以占空比失真会成为问题。占空比是时钟或系统处于“活动”状态的时间的分数。大多数高速应用需要基本上对称的占空比，原因在于非对称占空比将使得系统中所有时钟的同步更为困难。对称占空比或50％占空比意味着每个时钟周期具有相等的高和低周期。换句话说，具有50％占空比的时钟信号在逻辑1经过一半时钟周期并且在逻辑0经过另一半时钟周期。

通常采用各种占空比校正技术来校正占空比失真。一般使用能够延迟时钟信号的上升沿和下降沿的静态延迟链。然而，由于占空比失真通常随设备而变化，所以难以使用一种静态延迟设置来校正不同设备中的占空比失真。而且难以针对在不同工艺、电压和温度(PVT)条件下进行操作的设备找到正确设置，原因在于占空比失真也在不同PVT条件下发生变化。

因此，需要具有一种能够对在不同PVT条件下进行操作的不同设备中的占空比失真进行自动校正的占空比校正电路。在这种背景下提出本发明。

发明内容

本发明的实施例包括用于校正集成电路(IC)中的占空比失真的电路和方法。

应当意识到的是，本发明可以以多种方式来实施，诸如在计算机可读介质上对装置、系统、设备或方法进行处理。下文中对本发明的若干发明实施例进行描述。

在一个实施例中，公开了一种具有校正器电路的IC。该IC包括分离器电路，其接收时钟信号并且将时钟信号分离为两个不同的时钟信号。在一个实施例中，一个时钟信号是另一个的反相版本。每个时钟信号耦合到延迟电路。每个延迟电路生成相对应时钟信号的延迟版本。校正器电路耦合到时钟信号的两个延迟版本以基于时钟信号的延迟版本生成时钟输出信号。所生成的时钟信号具有经校正的占空比。

在依据本发明的又另一个实施例中，提供了一种占空比校正电路。该电路包括锁存器和脉冲生成器电路。一个脉冲生成器电路被耦合以接收第一时钟信号。由该脉冲生成器电路基于第一时钟信号生成第一脉冲信号。另一个脉冲生成器电路被耦合以接收第二时钟信号。由该脉冲生成器电路基于第二时钟信号生成第二脉冲信号。锁存器接收两个脉冲信号并且基于两个脉冲信号生成具有经校正占空比的时钟输出信号。

在依据本发明的可替换实施例中，提供了一种对IC进行操作的方法。该方法包括将时钟信号分离为两个不同的时钟信号。对两个时钟信号中的每一个应用延迟以生成两个时钟信号的延迟版本。基于两个时钟信号的每个延迟版本生成两个脉冲信号。所生成的脉冲信号基于相对应时钟信号的转换而从一个逻辑电平转换至另一个逻辑电平。基于第一和第二脉冲信号生成具有经校正占空比的时钟输出。

本发明的其它方面将由于以下结合通过对本发明的原则进行示例而图示的附图所进行的详细描述而变得显而易见。

附图说明

通过参考下列结合附图所进行的以下描述将最佳地理解本发明，其中：

图1示出了具有非均匀占空比的时钟信号的示例性波形以及具有均匀占空比的时钟信号的示例性波形。

意在说明而非限制的图2A示出了作为依据本发明的一个实施例的具有用于IC中的存储器接口的占空比校正器电路的示例性电路。

意在说明而非限制的图2B示出了作为依据本发明的一个实施例的存储器接口读取路径电路。

意在说明而非限制的图3A示出了作为依据本发明的一个实施例的均衡模块的更为详细的表示。

意在说明而非限制的图3B示出了作为依据本发明的一个实施例的延迟链的更为详细的表示。

意在说明而非限制的图4示出了作为依据本发明的一个实施例的校正器电路的更为详细的表示。

意在说明而非限制的图5A示出了作为依据本发明的一个实施例的分离器电路的更为详细的表示。

意在说明而非限制的图5B示出了脉冲生成器电路的更为详细的表示。

意在说明而非限制的图5C示出了本发明中的作为一个实施例的锁存器的更为详细的表示。